想请教下关于DAC5681Z的使用问题，具体如下：
利用两个OSERDES原语模块（时钟相同）分别产生随路时钟DCLK和16bit数据，想问下这样有什么问题吗？会不会不满足DAC芯片的建立时间要求呢？
以及当DCLKP/N=96MHz，输入数据和随路时钟满足的建立时间手册中没有给出，如下图所示：
想请教下关于DAC5681Z的使用问题，具体如下：
利用两个OSERDES原语模块（时钟相同）分别产生随路时钟DCLK和16bit数据，想问下这样有什么问题吗？会不会不满足DAC芯片的建立时间要求呢？
以及当DCLKP/N=96MHz，输入数据和随路时钟满足的建立时间手册中没有给出，如下图所示：
