我选择的芯片是ADC12D1600RF,因为输出数据时钟DCLK是4分频的，而DAC那边也是4分频时钟，因此两个时钟有可能有相位差。我想要通过将DA的数据时钟输给RCLK来对齐ADC的DCLK可行吗？
我在寄存器Eh中看到，DCLK可以选择要对齐RCLK的相位，原文如下：
但是我在后文又看到说：DCLK与RCLK的相位无明确的关系。到底哪个说的是对的？
如果不可以，有没有什么方法提供呢？
我选择的芯片是ADC12D1600RF,因为输出数据时钟DCLK是4分频的，而DAC那边也是4分频时钟，因此两个时钟有可能有相位差。我想要通过将DA的数据时钟输给RCLK来对齐ADC的DCLK可行吗？
我在寄存器Eh中看到，DCLK可以选择要对齐RCLK的相位，原文如下：
但是我在后文又看到说：DCLK与RCLK的相位无明确的关系。到底哪个说的是对的？
如果不可以，有没有什么方法提供呢？
