ADC12DJ3200: CLK的输入阻抗问题

user6459816

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Part Number: ADC12DJ3200

device_clk输入按照手册说有一个未校准的输入阻抗，此阻抗只要我将02A寄存器的

DEVCLK_LVPECL_EN

位置0就有了是吧？不需要额外的校准吧，我测试时发现1.3G的时钟到AD会衰减的很小，所以我怀疑是不是阻抗出了问题

4 年多前

0 Kailyn Chen 4 年多前

TI__Guru**** 295050 points

您好，将DEVCLK_LVPECL_EN 配置为0是为了获取最佳的共模电压，和输入阻抗没关系呢。datasheet中有描述： It is strongly recommended that CLK+/– be AC coupled with DEVCLK_LVPECL_EN set to 0 to allow CLK+/– to self bias to the optimal input common mode voltage for best performnace。

另外，您的时钟信号是差分输入还是单端输入？建议是AC耦合，并且将DEVCLK_LVPECL_EN =0 目的是为了CLK的偏置电压设置到最优。

0 user6459816 4 年多前回复 Kailyn Chen

Prodigy 230 points

我是差分输入，这个电阻100，应该也有阻抗匹配的意思对吧

0 Kailyn Chen 4 年多前回复 user6459816

TI__Guru**** 295050 points

100ohm是终端匹配电阻，CLK的输入端已经端接了，所以外部不需要在CLK＋和CLK-端接了。

0 user6459816 4 年多前回复 Kailyn Chen

Prodigy 230 points

我说的就是这个意思，这个电阻，只要寄存器那位配置为0就可以了是吧，不需要别的操作吧。因为我读寄存器2C1，alarm一直为高。

0 Kailyn Chen 4 年多前回复 user6459816

TI__Guru**** 295050 points

这个内部端接了匹配电阻，意思是外面电路在靠近CLK+和CLK-中间无需再加100ohm电阻。

寄存器那位配置为0，指的是为了让CLK合理的建立偏置电压，和匹配电阻没有关系。或者说寄存器DEVCLK_LVPECL_EN配置为0，不需要别的操作了。

寄存器2C1报警，读取的值是多少呢？

0 user6459816 4 年多前回复 Kailyn Chen

Prodigy 230 points

0x1f，而且我是先了写入1f进行clear了的。还有就是，我都寄存器208读出为0x7c。

+1 Kailyn Chen 4 年多前回复 user6459816

TI__Guru**** 295050 points

您这边给SYSREF 时钟了吗？我建议参考7.3.6.3.2 Automatic SYSREF Calibration的介绍做一下校验，从而保证 SYSREF和CLK之间最优的建立和保持时间。或者您这边通过配置Register 0x029 = 30h (SYSREF_PROC_EN = 0) 使得SYSREF 处理disable再读取下这两个寄存器看是否有何变化呢。