请教关于AD7841采样率设置的问题

Hi  

   采用率由CLK频率决定：fCLK = 16 • fSAMPLE ，即是外部输入的DCLK.

   CS只是作为片选功能，即SPI接口的使能控制，置高是无数据通信，故如果延长CS置高的时间，影响的只是数据的转换效率，而非数据率。

Hi

    Busy的控制，是作为标示符功能，你可以看一下datasheet中时序电路，在每次数据转换完成时，busy会输出高电平，告诉控制芯片可以接收数字输出了，故它是在数字输出信号之前。

你这样理解也可以，只要你的CLK时钟满足datasheet对时钟频率的要求，可以能过控制CS来决定采样的时刻，从而决定采样率SPS。

严格讲，时钟决定的是SAR-ADC的Throughput Rate。

另外注意一点，如果可能的话，尽量给SAR-ADC的捕获时间长一些。datasheet中标定的是最小值是3clk。如果你采用的时钟频率为最高值的话，尽量给捕获时间多几个时钟，这样可以降低对前段驱动电路的设计难度。