采用流水线结构,时序图:
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关于这个有两个疑问~这款AD和FIFO SN74V273对接
1 FIFO是在CLK的上升沿读数据并存储,而看AD的时序图似乎是在下降沿读取数据比较可靠稳定,需要给FIFO的时钟加个NOT门反相么?
因为AD的流水线结构会有6个时钟延迟,那么上电后第一个时钟,或者前六个时钟过来的时候,AD输出的是什么状态?高阻态?全0?
CDCE925这个PLL的输出
Y4,Y5是同相位的么??
采用流水线结构,时序图:
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关于这个有两个疑问~这款AD和FIFO SN74V273对接
1 FIFO是在CLK的上升沿读数据并存储,而看AD的时序图似乎是在下降沿读取数据比较可靠稳定,需要给FIFO的时钟加个NOT门反相么?
因为AD的流水线结构会有6个时钟延迟,那么上电后第一个时钟,或者前六个时钟过来的时候,AD输出的是什么状态?高阻态?全0?
CDCE925这个PLL的输出
Y4,Y5是同相位的么??
