ADS828操作时序即PCB设计

75M不算高速。时序见手册第4页，输入时钟同时用作随路时钟（就是把CLK既用作输入又用作输出），下降沿采样。Lay板的时候把D0~D9+CLK走表面，短线，等长，连接到FPGA侧。

这颗芯片没有类似于DRDY的引脚或功能，只能靠CLK的沿去锁数据了。由第4页图，第N个模拟量，要经过5个时钟周期才能出现在输出上。

最好接驱动，手册8页图1，从输入看进去是个采样保持，采样阶段还是需要外部的输入源来给电容充电，使之建立。

IN+和IN-引脚可以用作单端，参考手册图2，3，4，8。