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ADS1274的CLK为有源晶振输出，SCLK为MCU(FPGA)输出，都是25MHZ的。现在MODE设置为High Resolution,FORMAT设置为SPI的TDM fixed或者SPIdiscrete的，PWDN4为高电平，PWDN1~3都为低电平，实际上就让第四路工作，DRDY的波形图如下，输入经过差分器件OPA1632，当输入为直流信号时，DOUT1~4都为低电平，好奇怪，DRDY信号输出波形显示挺正常的呀，请问这是什么情况？
Hi Le,
TEST[1:0] 这两个管脚的状态是怎样的？
可以做这样的设置TEST [1:0] = 11来确定一下数字接口的连通性。
