5v 电压供电，sclk时钟为16MHz输出（试着把时钟降低了也不行）， adc_cs信号也给了。
adc_cs 信号先拉低，过两个时钟以后才开始给的sclk时钟，连续16个sclk后adc_cs 拉高。
但是sdata输出一直为高（应该是一直输出高阻状态，cpld采到的全为0），请问是什么原因？
看手册上应该是adc_cs拉低了以后sdata输出端就不应该是高阻了啊
5v 电压供电，sclk时钟为16MHz输出（试着把时钟降低了也不行）， adc_cs信号也给了。
adc_cs 信号先拉低，过两个时钟以后才开始给的sclk时钟，连续16个sclk后adc_cs 拉高。
但是sdata输出一直为高（应该是一直输出高阻状态，cpld采到的全为0），请问是什么原因？
看手册上应该是adc_cs拉低了以后sdata输出端就不应该是高阻了啊
