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最近一个周用FPGA写一个读取一个ADS1271数据的程序。按照芯片手册上的初始化的理解，我先将SYNC_N用引脚拉低500个时钟周期，然后再将其拉高。可是DRDY_N一直是高电平，未能使能输出数据。请问这是由于初始化的脉冲宽度小了么？还是根本就是我的理解有错误。
你好，
你的CLK和SCLK分别给多快的速率啊？
你说的 “将SYNC_N用引脚拉低500个时钟周期” 是指拉低500个SCLK？
能否上传一下你的电路图？
首先非常感谢您的回复，这个问题确实纠结好久。目前，我的FPGA分频输出的给AD1271的CLK为760KHZ左右。拉低了500个时钟周期是指拉低了760KHZ的CLK时钟周期。
电路图如附件，其中DVDD为1.8V，VREF为2.5V，测试电压供电正常。
ADS1271并不需要拉低SYNC/PDWN 引脚来初始化。
拉低这个引脚然后拉高，只是为了同步多片ADS1271，这个在数据手册20页有描述。
你这个应用只有一片ADS1271，建议一直将SYNC/PDWN 引脚拉高。
先前没有输出很可能是你的时序不小心触发了省电模式。
嗯嗯，是的，确实如你所说，后来用FPGA修改了一下就好了。现在数据是出来了，用串口发送，发现只有在差分电压为2伏以上的时候才会出现00的高八位，其他的时候都是FF的高八位，我用示波器查看dout波形，发现数据没有读错，是FF开头，可是现在我输入的信号有正的，按照数据手册的编码方式不应该出现这个情况。
你好：
我在用6片ADS1271链式连接，SPI通信时，一段时间内连续接收数据，但每隔一段时间接收就会出现1个异常数据，这大概会是什么原因？谢谢！
