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ADC3664: Input interface usage issue

John Shen
Prodigy 60 points
Part Number: ADC3664
Other Parts Discussed in Thread: , CDCE6214

  

 hi , I plan to use ADC3664 for high-speed data acquisition, mainly collecting the voltage difference between the two ends of the resistance and then collecting the current. Because the sampling resistor and the ADC3664 chip are not on a PCB, in order to reduce the error, I plan to output the single-ended signal to the ADC after the voltage at both ends of the sampling resistor is processed by the subtractor.The specific circuit picture is as follows, please help to see whether this design is OK?

In addition, the differential input of ADC3664 is used as a single-ended input after the above design. Is it ok to use it in this way?I see nothing in the spec says it can be used as a single end, nor does it say it can't. If yes, I use the AIN_P pin, then how to operate the AIN_M pin, floaing or ground?

     Looking forward to your reply, thank you!

  • 0
    TI__Guru**** 295050 points

    您好，我们可以直接使用中文沟通哈。

    AINP和AINM是模拟差分电压输入，可以配置为单端输入。可以通过寄存器0x11去配置。

    如果使用单端输入的话，INNP建议通过0.1uF电容到地。

    不知是否解决了您的问题？

  • 0 回复 Kailyn Chen
    Prodigy 60 points

           1、好的，那使用单端相比差分精度上是否会差些，我看你们EVM上说单端信号输入可以通过ADT1-6T+转成差分输入给ADC，这样抗干扰能力好些，那我们这个设计是否也可以采用这样方式，EVM电路图如下：

         2、 另外，上次提到我们使用两路运算放大器组成减法器输出采用电阻两端压差，作为单路信号输出，刚发现使用的是ADI的运算放大器不是TI的，抱歉哈，你们是否有可以这样使用的运算放大器，帮忙推荐一款我们也使用TI的，后端ADC采样率是125M，所以这个运算放大器组成的减法器带宽要大于这个，不能限制后级ADC的采样率。

        3、高速ADC3664的时钟输入CLK和DCLKIN有什么特殊要求没，我们的设计计划是使用FPGA输出两路时钟给ADC的CLK和DCLKIN，那这个对FPGA输出两路时钟是否有特定要求，比如必须同一个BANK上输出两路。

  • 0 回复 John Shen
    TI__Guru**** 295050 points

    1.是的，建议是使用差分输入，能更好的抑制噪声。可以直接参考EVM 的电路。

    2. 下面是我们的高速运放的选型链接，除了带宽，不知您对其他参数是否有要求，或者您把电气参数要求列举下，我帮您选型：

    https://www.ti.com.cn/zh-cn/amplifier-circuit/op-amps/high-speed/products.html

  • 0 回复 John Shen
    TI__Guru**** 295050 points

    抱歉，刚才不小心点了回复。

    关于您的 第三个问题，CLK和DCLKIN没有特殊要求，可以使用不同的时钟源，但要确保他们都能对参考源进行锁定。

    在ADC3664EVM user's guide中有这样介绍：

  • 0 回复 Kailyn Chen
    TI__Guru**** 295050 points

    图片好像没显示，User's guide中Page7的3.5 Connect the Clocks and Analog Input有描述：

    https://www.ti.com.cn/cn/lit/ug/sbau361/sbau361.pdf

  • 0 回复 Kailyn Chen
    Prodigy 60 points

    hi  你好，

    1、针对上次提出的第一个问题你回复可以参考EVM使用ADT1-6T+将单端转化成差分输入给ADC，但看到User's guide说使用ADT1-6T+只是交流耦合，这个对我的使用是否有影响？

    2、针对上次的第三个问题你回复CLK和DCLKIN没有特殊要求，只要锁频就行，但我看User's guide说CLK和DCLKIN必须共享相同的参考频率，这是要求需要使用同一个时钟源吗？CLK我使用外置独立的时钟发生器，DCLKIN我们使用FPGA提供固定的时钟，是不是就不行了，因为它们没有共享相同的参考频率。

    3、EVM上推荐的CLK外置板级时钟源是CDCE6214WRGERQ1，但User's guide说ADC时钟CLK从外部提供时，板载CDCE6214有有限的功能(只有抽取模式)，如果使用CDCE6214WRGERQ1外置板级时钟源对设计使用是否有影响？如果有影响有其他推荐的外置板级时钟源吗？

  • 0 回复 John Shen
    TI__Guru**** 295050 points
    John Shen 说：
    针对上次提出的第一个问题你回复可以参考EVM使用ADT1-6T+将单端转化成差分输入给ADC，但看到User's guide说使用ADT1-6T+只是交流耦合，这个对我的使用是否有影响？

    是的，使用ADT1_6T+是AC 耦合，将直流分量隔离掉，然后给ADC的输入。您这里提到对您的使用是否有影响具体指的什么？不论是AC耦合还是DC耦合，目的是都为了满足ADC的输入电压要求。

    John Shen 说：
    2、针对上次的第三个问题你回复CLK和DCLKIN没有特殊要求，只要锁频就行，但我看User's guide说CLK和DCLKIN必须共享相同的参考频率，这是要求需要使用同一个时钟源吗？CLK我使用外置独立的时钟发生器，DCLKIN我们使用FPGA提供固定的时钟，是不是就不行了，因为它们没有共享相同的参考频率。

    抱歉可能我的回复造成误解了，对于CLK和DCLKIN不一定必须使用同一个时钟源，但是也可以使用同一个时钟源，只要保证CLK和DCLKIN的频率关系上是锁定的.

    您截图附上的指的是两个低噪声信号发生器必须使用同一个参考时钟。

    并且EVM user's guide 3.5部分，也没要求两个时钟必须同频。

    John Shen 说：

    EVM上推荐的CLK外置板级时钟源是CDCE6214WRGERQ1，但User's guide说ADC时钟CLK从外部提供时，板载CDCE6214有有限的功能(只有抽取模式)，如果使用CDCE6214WRGERQ1外置板级时钟源对设计使用是否有影响？如果有影响有其他推荐的外置板级时钟源吗？

    板载CDCE6214可能得不到想要的频率。您参考下面这个帖子关于ADC3664的clock input， 里面附有一篇文档。是否对您有所帮助：

    https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1017154/adc3664evm-about-clock-input/3759385#3759385