我想请教下，为什么Δ-∑型ADC的前级仅需要简单的RC抗混叠滤波电路，理论上它和SAR型ADC一样都是开关电容输入结构，应该对于输入端的电压建立时间要求很高，即建立到0.5LSB以内误差的时间应该小于采集时间。但是实际上我看Δ-∑的ADC都没有考虑这个建立时间，都只考虑了简单的抗混叠情况，而抗混叠滤波器的带宽比较低，因此建立时间远远大于0.5LSB以内误差的建立时间，我想知道为什么会这样。因为Δ-∑的调制器采样频率非常高，其对于建立时间应该更严格才对
我想请教下，为什么Δ-∑型ADC的前级仅需要简单的RC抗混叠滤波电路，理论上它和SAR型ADC一样都是开关电容输入结构，应该对于输入端的电压建立时间要求很高，即建立到0.5LSB以内误差的时间应该小于采集时间。但是实际上我看Δ-∑的ADC都没有考虑这个建立时间，都只考虑了简单的抗混叠情况，而抗混叠滤波器的带宽比较低，因此建立时间远远大于0.5LSB以内误差的建立时间，我想知道为什么会这样。因为Δ-∑的调制器采样频率非常高，其对于建立时间应该更严格才对
