ADS62P49: 降低采样率，使用50M采样，除了“enable low speed mode”的寄存器，还需要更改其他的设置？

您好，

应该不需要配置其他的了

检查下时钟规格是否符合要求：

在250M采样率下可以正常工作吗？

Minghui Fan 说：

但是各种测试模式、正弦波出现的波形一直不对。

您测试了哪些测试模式，具体输出是什么样子的？

在250M采样的时候全是正常的，测试了toggle 和 digital 的测试模式，250M采样是正确的

下面的是digital模式的，250M正常的

下面是digital模式，50M的不正常，只改动了输入时钟（确定是对的）和使能ADC低速模式

真的不知道哪里错了啊，求个解决方案

对于时钟的要求，除了频率之外，还有其他的要求吗？

寄存器0x44需不需要做调整啊

您使用的什么输出模式LVDS还是CMOS？您可以附上像datasheet Figure 14或 figure15这样详细的波形图吗？我想看下时序是否存在问题

使用的是LVDS输出

adc_data_ch_a是adc芯片给到FPGA转化后单端数据（测试模式04，digital，50M）

adc_data_ch_a_demux_0   ，  adc_data_ch_a_demux_1分别对其上升沿采样和下降沿采样

这一张是上升沿采样结果，

adc_data_ch_a_demux_0是对其上升沿采样的结果（滞后于adc_data_ch_a一个时钟周期）

这一张是下降沿的采样结果

adc_data_ch_a_demux_1是对其下降沿采样的结果（滞后于adc_data_ch_a一个时钟周期）

 我感觉您是理解错了LVDS的输出格式，它是在输出时钟的上升沿和下降沿都会有输出，在一个时钟周期内输出14bit数据，然后采样sample 数据位 D0至D13 按照如下顺序在管脚上输出：

这个是50M采样，不对的截图

第一行是数据，第二行是上升沿采样，第三行是下降沿采样（延迟一时钟周期）

这个是250M采样，正确的截图

第一行是数据，第二行是上升沿采样，第三行是下降沿采样（延迟一时钟周期）

我比较了两者，发现两者的时钟刚好是相反的，所以导致双沿采样的结果不同，请问有什么解决方法呢？

LVDS输出是在一个CLKOUT时钟周期内输出一个采样数据，这个采样数据的D0, D2, D4...等偶数位在CLKOUTP的上升沿输出，这个采样数据的D1, D3, D5...等奇数位在CLKOUTP的下升沿输出，必须使用CLKOUTP的上升和下降边缘来捕获这个采样数据的所有数据位。

Minghui Fan 说：

第一行是数据，第二行是上升沿采样，第三行是下降沿采样（延迟一时钟周期）

看您波形图一个采样数据并不是在一个CLKOUT时钟周期内采用完成的，不知道您这里为什么要“延迟一时钟周期”，延迟一个时钟周期，那就是下一个采样数据了。

是的，我已经改正了，在同一个时钟的上升沿和下降沿输出数据，现在结果是对的，可以正常使用。

之前的250M采样demo，他们将数据延迟了一个周期，结果是对的，不知道他们是怎么配置的

Minghui Fan 说：

是的，我已经改正了，在同一个时钟的上升沿和下降沿输出数据，现在结果是对的，可以正常使用。

很高兴有了进展；

Minghui Fan 说：

之前的250M采样demo，他们将数据延迟了一个周期，结果是对的，不知道他们是怎么配置的

不知道您说的“将数据延迟了一个周期”具体是什么情况，如果是上升沿和下降沿都延迟，那么就是少采一个样本；如果是采用数据的偶数位在CLKOUTP的上升沿采，奇数位在CLKOUTN的上升沿采，也是可以的。关键是在一个CLKOUT周期内完成采样。如果是偶数位在一个CLKOUT周期内采，而奇数位在下一个CLKOUT周期内采，那么不对了。