我用的是STM32读取ADS1274的数据，
CLK=5MHz,周期200ns
SCLK脉冲周期大概是800ns
将SYNC接到了3.3V，
目前可以读到数据，只是只能读到三个通道的，第四个通道一直乱码，仿真的时候测得 在读取数据的时候，在54个SCLK脉冲之后DRDY会被拉低，按理说四个通道，至少需要8*3*4=96个SCLK才可以将四个通道的数据全部取出来啊。。。。有遇到类似情况的没，，，，，简单点说，就是数据没取完DRDY就被拉低了，，，，不应该啊、、、求解。。。。
我用的是STM32读取ADS1274的数据，
CLK=5MHz,周期200ns
SCLK脉冲周期大概是800ns
将SYNC接到了3.3V，
目前可以读到数据，只是只能读到三个通道的，第四个通道一直乱码，仿真的时候测得 在读取数据的时候，在54个SCLK脉冲之后DRDY会被拉低，按理说四个通道，至少需要8*3*4=96个SCLK才可以将四个通道的数据全部取出来啊。。。。有遇到类似情况的没，，，，，简单点说，就是数据没取完DRDY就被拉低了，，，，不应该啊、、、求解。。。。
