您好，我现在在IWR1642和IWR1843这两个芯片的评估板上进行二次开发。但是我在将它们上边的60pin接口的LVDS信号引出时得到的时序出现了问题。
这是我参考了评估板的原理图后设计的PCB原理图。将LVDS_CLK, LVDS_FRCLK, LVDS_1, LVDS_2的差分信号引出后，使用逻辑分析仪进行分析得到的波形如下。
而在IWR1642的数据表里，展示的波形是这样的。
数据线和FRCLK看起来是对的，但是这个LVDS_CLK本来应该是LVDS的串行时钟，但是实测出来周期却比数据表里边的长很多，也不正确，想问一下这是怎么回事？
