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TLK1221: 数据收发问题

Part Number: TLK1221
Other Parts Discussed in Thread: CDCE62005

上图是我的硬件原理图设计。

使用FPGA程序驱动TLK1221芯片,RBCOMDE=1,REFCLK=100MHz。

我写了一组测试数据,原码为EF E7 14 33 13 14 5F 6F,将它通过编码模块,编码为23A 1C7 374 253 353 374 2B5 33A。编码后的数据输入到TLK1221管脚TD0--TD9。在上图JP4接插件中,我将TXP,TXN分别接到RXP,RXN管脚,随后通过quartus prime中signaltap抓取RD0-RD9观察。抓到的波形如下:

TX_DATA和RX_DATA是相等的,接收和发送都没有问题。我循环测了一万次,都正确。

但是在实际应用过程中,板卡1的数据需要发送到板卡2,即板卡1的TX需要接到板卡2的RX。于是我通过双绞线将板卡1的TX接到板卡2的RX端,两个 板卡的GND连通。这个时候就会出现问题:

同样测试了一万次,正确的为9072次,错误928次。

对上面这个问题我感到很困惑,在FPGA程序中我增加了时钟约束,没有一点改善,想请教一下应该如何着手,请求给我点建议以帮助我解决这个问题。

  • 您好,参考时钟使用的哪款时钟芯片,jitter性能怎么样?因为千兆以太网的要求,这链路中的所有抖动和不能超过一个单位间隔即 1ns。那么实际应用中,介质的抖动是一定的,只有减少发送端的抖动,则接收侧才会有更多的余量,更低的误码率。

    另外就是注意,实际应用中,模拟电源和数字电源最好用磁珠分开,因为TLK1221是高速串行收发器,内部还有 PLL,所以对电源进行充分的滤波是十分必要。所以电源的去耦电容也要尽量靠近电源引脚。

  • 1、参考时钟我没有使用专门的芯片,是使用的FPGA调用PLL核输出的100M时钟。
    2、模拟电源和数字电源是分开的。
    3、如果参考时钟必须使用专用时钟芯片,时钟芯片有没有推荐使用的?或者有没有TLK1221参考设计电路。
    4、下图是我的设计原理图,能看一下哪里有问题吗?

  • 参考时钟我没有使用专门的芯片,是使用的FPGA调用PLL核输出的100M时钟。

    下面是对参考时钟的jitter要求,TLK serdes对jitter的最大要求是40ps。您可以看下FPGA输出的时钟是否满足这个要求。

    如果参考时钟必须使用专用时钟芯片,时钟芯片有没有推荐使用的?或者有没有TLK1221参考设计电路。

    我们有专门的clock generator芯片,我看下是否有满足的器件,TLK1221的参考电路可以看下EVM user's guide。

    https://www.ti.com.cn/cn/lit/ug/sllu100/sllu100.pdf

  • 对于时钟芯片来说,如果说FPGA输出时钟jitter比较大的话,可以看下CDCE62005:

    数据手册中有关于CDCE62005搭配serdes的应用: