请教下
看TI的pll的说明，cdcm7005能去除参考时钟的抖动，举例子时候用的是E8257C发生的参考时钟，抖动大约在2ps。手册里没有写对参考时钟最恶劣的要求
我想问下，如果我使用V5 FPGA的clk腿输出100M的信号作为ref clock，当然这个信号比较烂，可能在80-100个ps的jitter，这时候使用cdcm7005锁出来200M的时钟输出会不会很不稳定，或者无法显著改善时钟的抖动，如果能改善大概能改善到什么程度，有没有大致的一个经验值我做个参考。
谢谢
请教下
看TI的pll的说明，cdcm7005能去除参考时钟的抖动，举例子时候用的是E8257C发生的参考时钟，抖动大约在2ps。手册里没有写对参考时钟最恶劣的要求
我想问下，如果我使用V5 FPGA的clk腿输出100M的信号作为ref clock，当然这个信号比较烂，可能在80-100个ps的jitter，这时候使用cdcm7005锁出来200M的时钟输出会不会很不稳定，或者无法显著改善时钟的抖动，如果能改善大概能改善到什么程度，有没有大致的一个经验值我做个参考。
谢谢