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SN74LVC8T245: 第2pin DIR设计咨询

Part Number: SN74LVC8T245
Other Parts Discussed in Thread: SN74LVC1T45

请教,SN74LVC8T245器件的第2pin DIR是否可以通过连接第23&24Pin拉高吗?

电路如下,需要实现的功能是左右两边信号电平切换,其中LOCK信号是B Port输入,A port输出;其他信号据需要A port 输入,B Port 输出。

其中LOCK信号是Open Drain模式的检测信号,正常上拉到3.3V,异常是拉致GND。

请协助确认一下图纸设计是否OK?

THS!

  • 您好,

    如下截图所示,在DIR 接高电平时,数据从A 端传输到B端:

    同时如果您LOCK 信号需要从B端到A端传输,那是不能实现的。因为DIR 接高电平时,A端是输入,B端是输出,而您的LOCK接线是将需要输入的LOCK接到了SN74LVC8T245的输出端即B端,它不能传输到A端,实现3.3V至1.8V的电平转换。您需要加一个单通道的3.3V至1.8V的电平转换芯片来实现。

  • Hi Amy;

    正常情况下,除了LOCK信号外其他都是来至Master的输出信号,通过SN74LVC8T245进行电压切换输送给slaver;Lock信号是slaver输出,通过SN74LVC8T245进行电压切换输送给Master;并且只有当LOCK信号为L时才需要从slaver传送到Master,正常情况时通过上拉电阻置H;如上设计将DIR连接到LOCK信号上,是否可以实现这种需要求?

  • 并且只有当LOCK信号为L时才需要从slaver传送到Master,正常情况时通过上拉电阻置H;

    如果您只需要LOCK信号为L时从B端到A端,并且LOCK 为OD接口,那么LOCK 信号您可以不经过电平转换芯片,将其上拉到1.8V输出接Master,这样主从间电平也是兼容的,即LOCK高电平时被上拉至1.8V,输出低电平时Master可以检测到。

  • 问题是LOCK信号在slaver侧需要上拉至3.3V

  • 还有其他3.3V接口需要检测LOCK信号吗?没有的话,我认为可以将LOCK pin 上拉到1.8V,因为它是OD接口,虽然其datasheet 推荐上拉到3.3V。

    我不建议你这样用是因为在LOCK为低电平时,B端的其他信道相当于浮空状态,SN74LVC8T245不允许这样用:

    Implications of Slow or Floating CMOS Inputs (Rev. E)

    如果你使用的设备介意上拉到1.8V的话,建议加一个单通道的电平转换芯片SN74LVC1T45