器件型号: TLV9032-Q1
尊敬的 TI-TEAM:
使用 TLV903x(推挽比较器)、在绝对最大额定值中规定、输出电压不应超过 (V+)+ 0.3V。 但方框图中显示了 FET 的一些体二极管。
我问自己、是否可以对串联电阻器施加更高的电压:
电压(高于“允许“)<->电阻器(用于电流限制)<-> TLV903x 输出
请告诉我、如果有可能、如果是、则需要将其限制到哪一个电流。
感谢你的帮助。
此致、
Steffen
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器件型号: TLV9032-Q1
尊敬的 TI-TEAM:
使用 TLV903x(推挽比较器)、在绝对最大额定值中规定、输出电压不应超过 (V+)+ 0.3V。 但方框图中显示了 FET 的一些体二极管。
我问自己、是否可以对串联电阻器施加更高的电压:
电压(高于“允许“)<->电阻器(用于电流限制)<-> TLV903x 输出
请告诉我、如果有可能、如果是、则需要将其限制到哪一个电流。
感谢你的帮助。
此致、
Steffen
您好、Steffen、
通常、不会向推挽输出施加外部电压。 这些限制用于考虑由负载引起的任何电感反冲或振铃。
体二极管/ESD 单元应限制为 10mA。 请参阅第 6.4.3 节。
为什么向推挽输出端施加电压?
当低于电源电压时、电流将受到拉电流限制的限制、最高可达 100mA mA。
如果这是为了防止在运行期间可能发生的外部过压(例如通过外部连接器)、则应使用外部钳位二极管(肖特基)来使电流远离 ESD 结构。 我们不建议使用内部 ESD 结构作为最终系统保护。
根据可承受的压降大小、将电流限制在 10mA 或更低。 我们建议使用 1mA 或更低版本(根据负载,您可以做出任何妥协)。
您好、Paul、
我们应区分输入和输出。
对于输入、它是清晰的。
对于输出、我不确定您在上面的回答有哪些有效、因此我希望您仅帮助我解决有关输出的问题
出现“过压“的原因是反馈路径、具体取决于某些输入行为。 从 OUT 流向 V+的电流(假设根据数据表中的方框图由于汲取的体二极管而产生了一些电流)将被限制在 100uA 以下(假设流入 V+的电流)。
如果您能帮我解决这个问题、答案会很好。
此致、
Steffen
尊敬的 Steffen:
我不是指输入。 输入没有到达 V+的上部 ESD 二极管。
通常、不会强制电压进入推挽输出的输出端。
如果施加的电压大于 V+、则 ESD 二极管开始传导到 V+。 输出无法提供高于电源轨的电流。
如果施加的电压低于 V+、则拉电流将受到拉电流短路电流((20 –100mA,取决于电源)的限制。
如果这是由于电压从较高的电压馈入迟滞路径、则迟滞电阻器通常相当大、应该会限制电流。
但正如我说过的、如果施加的电压预计会升至高于电源电压、则建议使用外部钳位电压。 同样、输入的最大输入为 6V。
您能否提供您所尝试的原理图或工程图?
您好、Paul、
如您所提到的第 6.4.3 章“输入“(数据表 SNOSDA9E、2024 年 5 月修订) 、其中也讨论了“输入保护“、这让我感到困惑。 您可能在讨论第 6.4.4 章“仅 ESD 保护“!?
也就是说、不允许 OUT 上的电压高于 V+。 但我可以想象、当流入 OUT(然后从 OUT 到 V+)的电流被限制为一个特定的值时。
如果您能告诉我、只要电流保持在特定限值以下(例如低于 100uA)、这是否可行、那将会很好。
感谢您的支持。
此致、
Steffen
尊敬的 Stephan:
绝对最大限值为 10mA。 ESD 结构的尺寸并非用于承载连续 A 电流、也绝不是用于承载连续 A 电流。 它们主要用于在组装过程中保护器件免受短路 ESD 事件的影响。 终端设备需要保护器件、防止其超过数据表限值。
100uA 远低于损坏限值。 但是、如果预计在正常运行期间发生此事件、I (TI) 仍必须建议将外部钳位二极管连接到 V+。 我不得不说...