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Other Parts Discussed in Thread: PGA308
https://e2e.ti.com/support/amplifiers-group/amplifiers/f/amplifiers-forum/1051244/pga308-one-wire-interface-timing-considerations
用户指南的第4.6节介绍了单线制接口所需的技术规格。
我对以下问题有疑问
・上升时间和下降时间被指定为0.5%波特、但从何处到何处指定时间？ 这是1线逻辑电平(0.8~2.0V)之间的时间吗？
此致、
您好！
如前所述、PGA308用户指南/数据表未提供针对低到高上升时间和下降时间的特定阈值。 但是、各种 UART 兼容器件通常使用的标准 UART 上升时间/下降时间规格为0.8V 至2.0V。 这也与为 PGA308指定的逻辑电平一致。 1W 级接口需要达到逻辑低电平和逻辑高电平阈值；因此、在上升时间和下降时间时序测量上使用0.8V 至2.0V 是正确的。
谢谢、此致、
Luis
感谢您的回答。
我们发现、针对上升和下降时间的电压电平调节为0.8~2.0V。
此外、数据表中指出、迟滞为100mV、相关规格是什么？
例如、在从低电平上升到高电平时、当电压超过2.0V 时、逻辑变为高电平、但即使电压电平因噪声等而波动、这是否意味着即使电压降至1.9V、逻辑仍保持高电平？
您好、用户：
100mV 迟滞意味着低于100mV 的噪声水平不会影响阈值通过。 应用哪个阈值取决于您是从低到高(然后是 VIH 或更高的阈值)、还是从高到低(然后是 VIL 或更低的阈值)。 本质上、迟滞可提供一定程度的抗噪能力。 例如、在输入端数字信号的上升沿、器件会检测到在指定 VIH 阈值处从逻辑低电平到逻辑高电平的转换。 例如、 如果器件检测到从低电平到高电平的转换、则在数字信号超过2.0V 的 VIH 电平后、由于噪声、数字信号在低于40mV 到1.960V 的电压下波动、逻辑电平将保持高电平、因为它在迟滞窗口内。
您的回答足以让我理解。
感谢您的支持。
