[参考译文] OPA2335：如何避免 EOS 损坏

您好 Benjamin、

BAT54部分的 PCB 布局无法处理 ESD。 您可以尝试通过额外的接地层来分离绿色和蓝色布线。 但是、即使同一平面内的布线也过于接近彼此。 因此、ESD 将在不受 BAT54影响的情况下从一条迹线杂散耦合到另一条迹线。 同一平面内的布线应由尽可能多的过孔连接到接地层的接地填充隔开。

所以最好是从头开始布置 BAT54部分，并尽量避免之前的所有错误:-)

不要让 ESD 强行进入 PCB。 在到达主 PCB 之前、ESD 必须分流到 PCB 边缘的接地端、甚至更早地分流到单独的 PCB 上。 主板上只有滤波器盖、这些盖位于连接器上。 并在前面添加了 BAT54部分。

Kai

您好 Benjamin、

我注意到 OPA2335参考电路不稳定、并且运算放大器电路闭环中不需要相位裕度、请参阅仿真。  

在电路中进行相位补偿后、我完成了如下设计。 经过修改、我得到了单位增益带宽在大约8.45kHz 时测得、相位裕度为75度。 3.0V 基准电路现在稳定。  

/cfs-file/__key/communityserver-discussions-components-files/14/OPA2335-EOS-12072020.TSC

我的客户使用 了 OPA2335 、它始终报告 EOS 损坏、...  3V 用于 ADC 感应钳位。  这适用于 UPS 应用。

OPA2335 IC 的哪一部分经常损坏。 我想详细了解运算放大器可能发生的损害情况、以及在什么类型的瞬态条件下(如果已知)。 IC 上是否存在任何视觉损坏模式？ 请告诉我们。

最棒的

Raymond  

您好 Benjamin、

如果您希望保留原始电路并在 R6、C4和 R4中添加补偿组件、它将同样适用于稳定的3V 基准。 电路的相补角非常稳定。  

最棒的

Raymond

您好 Kal、

 对于 PCB 布局、您是否可以分享一些仿真数据或详细说明、了解 ESD 是如何产生的以及如何沿迹线进入 OPA2335侧的？   如果在靠近 VCC 引脚的位置添加用于更高频率和低频滤波器的滤波器、是否会有所帮助？

 您能否指出 PCB 布局的 BAT54在哪里？ 我在 PCB 布局文件中仔细检查客户、找不到 BAT54；   

 期待您的回复、谢谢。

此致

Benjamin

您好、Raymond、

 对于稳定性、 对于与 EOS/ESD 损坏之间的稳定性关系、您有何评论？ 我的理解是、即使在不稳定的情况下、它也不应影响 VCC 的 EOS/ESD、而只会影响输出的性能、  

 期待您的回复、谢谢。

此致

Benjamin

Kai

您好 Benjamin、

对于与 EOS/ESD 损坏之间的稳定性关系、您有什么意见？

您在初始查询中提到了 EOS 损坏。 EOS 是指组件或 PCB 暴露在超过 OPA335最大值的电流或电压下 额定值。 我想知道损坏是否发生在 OPA335的输入、输出或 IC 上的其他地方、然后再对其进行评论。  

EOS 和 ESD 损坏之间存在差异。 ESD 损坏是指累积电荷的快速放电。  设计和 PCB 可能都有问题。  

最棒的

Raymond

您好、Raymond、

 先前显示的 FA 报告 PIN4和 PIN8被缩短、 这两个引脚是电压引脚。  

您好 Benjamin、

我们需要更多细节才能提供帮助。 PCB 是什么样的？ ESD 在哪里耦合到 PCB？ PCB 是否通过了官方 ESD 测试？

Kai

您好 Benjamin、

正如 Kai 所指出的、没有足够的细节我们能够假设 OPA2335在 EOS/ESD 事件下发生的情况。 您能描述零件的损坏事件或序列吗？ 在 UPS 运行或运行模式下 、OPA2335可能会损坏。 也请向我们发送受损部件的图片。  

最棒的

Raymond

您好、Kai、Raymond、

 我将结束这一循环并在邮件中进行讨论、这让我能够清楚地了解更多详细信息。

此致

Benjamin

尊敬的 Kai：

 请您分享您的电子邮件地址吗？ 或者、您可以通过电子邮件联系我：benjamin-zhou@ti.com 吗？

此致
Benjamin