尊敬的 TI 专家：
在我的设计中、TLV3502的输出被馈送到 FPGA。 为方便起见，我想设计2块 PCB 和 TLV3502，FPGA 位于单独的电路板上，如图1所示。 两个电路板都通过引脚接头进行连接。如您所见、在 PCB1上、TLV3502的输出引脚到引脚接头为25mm。 引脚排针 尺寸为10mm、如图2所示。 在 PCB2上、 引脚接头与 FPGA 的重新调整引脚之间的距离约为25mm。 两个 PCB 上的布线宽度均为10mil。 TLV3502的工作频率较低。 我想知道 整个布线下方的接地平面， 这总的60mm 距离是否太长以至于 TLV3502无法正常工作？ 此外、我是否应该在 TLV3502相关布线的层上使用接地填充？
图1.
此致
亚涛
尊敬的 Kai：
感谢你的帮助。
实际上、TLV3502的工作周期不超过10kHz、 并且需要在每个周期的4个时间点进行切换。 以10kHz 为例、如图1所示、在每个 RIOD 期间、它需要在0.1us、0.15us、50us 和50.05us 下工作。
我之所以必须采用高速比较器、是因为它们的延迟对我来说至关重要。 我需要一个延迟与 possile 一样小的比较器。
只需确认一下、您的意思是 TLV3502可以通过25mm 长的10mil 宽迹线连接到接头引脚、长度为10mm、然后移动到另一个 PCB 以将另一个25mm 的迹线连接到 FPGA？
图1.
此致
亚涛
尊敬的 Kai：
你很好、很专业、很有耐心、我很感动。
如下图所示、R1是串联电阻器、R2是并联电阻器？
这是否会带来幅值按比例 R2/(R1+R2)缩小的信号？
此致
亚涛
Yatao 您好、
是的、特征阻抗 macing 理论表明、在传输线路两端使用端接时、信号恰好减半。
在下面的中、您可以看到正确和不正确驱动传输线路时的阶跃响应仿真：
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在所有这些仿真中、假设传输线的长度为100R 和60mm。 电压发生器的源电阻为零、上升和下降时间为1.5ns。 (但请记住、TLV3502的源电阻约为50R。) 10pF 电容是假设的 FPGA 输入电容。
当然、这些仿真是对电路中实际发生的情况的理想化。 但它们表明最终可以省略 R2。 在任何情况下、使串联端接电阻(TLV3502加 R1的50R 源电阻)等于传输线路的特性阻抗。 当您增加串联端接电阻时、整个东西看起来更像一个低通滤波器、而当您降低串联端接电阻时、您将受到振铃的影响。 应避免振铃、因为振铃可能会打开 FPGA 输入端的保护二极管并导致许多问题。
Kai
