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https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers-forum/815733/rm48l952-timing-relationship-between-clock-and-control-signals-on-the-emif-asynchronous-interface
对于 EMIF 异步接口、EMIF_CLOCK_OUTPUT 和 EMIF 控制信号之间是否存在已定义的时序关系？ 我正在连接 FPGA、希望使存储器接口同步。
您好、John、
数据表(spns177d.pdf)中的表格中列出了时序参数：
表6-27：数据建立时间和数据保持时间。
表6-28： 其他参数
感谢您的快速响应。 我遇到的问题是、异步总线的片选、输出使能和读取/写入信号与任何外部时钟之间没有关系。 正在更换的微处理器定义了微处理器的输入时钟与总线信号之间的关系。 这使得 FPGA 接口能够与微处理器时钟同步。 在 RM48中、总线信号与任何外部时钟之间没有关系、这将使 FPGA 接口完全异步。 异步接口的设计更加复杂、这将是对当前实施的 FPGA 接口的重新设计。
。
与外部时钟没有关系。
异步存储器的 EMIF 控制信号由 EMIF 时钟驱动。 Hercules MCU 具有一个 EMIF 时钟输出、您可以将该时钟用于 FPGA。
John、
EMIF_CLK 信号是一个自由运行的时钟、一旦被启用、它就可作为输出。 请注意、该信号将通过器件中的输出缓冲器产生延迟、在生成数据表中指定的控制信号期间不考虑该延迟。
另一种可能方法是使用 ECLK 引脚向 FPGA 输出所需的时钟频率。 技术参考手册包含有关如何配置 ECLK 以使用功能时钟输出模式或时钟测试模式输出不同时钟域/源的信息。
希望这对您有所帮助。
此致、Sunil
