[参考译文] TM4C1294NCPDT：差分采样是否会将吞吐量降低2倍？

[引用 user="Patrick Emerick"]我假设差分采样会将吞吐量降低两倍，因为正在对两个通道进行采样

在这种假设下-吞吐量是否不会被"超过两个？"的降低(甚至)？    (因为通道定序/切换/参考和其他内部整理(额外)可能会有需求。)

我没有此 MCU 的最终数据-然而、我公司使用的(其他) ARM MCU "可以实现差分采样"、仅会(非常)通道吞吐量轻微损失。

MCU 手册提供了基本级别的信息(您检查过吗？)  (笑声)  此问题的深度可能需要供应商的"内部知识"来正确告知和建议...

如果此类数据不能快速/方便地获得(且您的需求仍然存在)设计良好且受控的"实验"可能会"找出"一个非常满意的答案...   (我们过去使用过高速 DAC (通过 FPGA)来输出"线性斜坡"、并通过将该斜升信号应用到(相同甚至不同) ADC 通道(在您建议的采样序列下) -我们能够(正确)确定 (每个)通道的信号捕获的(实际)状态！)

未知是"吞吐量"的准确含义-公开的方法提供了"正常捕获吞吐量"-但这些捕获仍必须在"向用户发送"之前进行进一步处理。

您好、Charles、

此海报将您从"无邮政星期日"中节省下来。   (这是一个重要的内容...)

由于 MCU 的内部布线/流量可能在"指示了电势"时发生变化 (因此可能能够容纳两个 ADC 通道)-是否不可能使用相同的采样时钟同时捕获两个通道？    (我怀疑这正是其中一个较新的 ARM Cortex M7如何管理这一特性...)

我们是否可以询问 MCU 的 ADC -设置为差分模式时-是否也将每个通道限制为 VDD 的"一半"？    (这对这张海报和我的 crüe 很有价值。)

早上好、CB1、

 这很不可能。 每个 ADC 内核一次只能转换一个通道。 在差分模式下、偶数通道 X 可与通道 X+1耦合、形成差分对。 但是、仍然必须按顺序转换。 用户可能会尝试将同一通道馈送到两个不同的 ADC 内核、并并行执行转换、但这仅是单端输入模式。  很抱歉、用手机打字不是支持论坛的最方便的方式。 )

您好、Charles、

感谢您的描述-但(原谅)"我还不准备好完全投降！"    我认为、如果事实证明是正确的、我的信念会提高您的 MCU 的价值。   (即、差分模拟信号处理不能"降低 MCU 的转换速率！"

考虑这一点-"差分模拟信号的转换"(有些)是否受到"注意 (16个 ADC 时钟周期+开销)"的影响-在这2个通道的转换之间？"   输入信号是否为动态信号-您的器件(真的)是否执行(正确)差分信号转换？   (我记得我东海岸工程学校的实验室-在实验室中进行了"极大的痛苦"、以积极确保 我们的差分模拟输入信号"脉冲"、然后同时进行处理。   延迟太久了！

现在-已知同一 ADC 时钟信号访问每个模拟通道。   通过在两个不同的模拟 ADC 模块之间采用差分通道方案-"可实现通用时钟的优势"。   (因此可能会导致正确的差分模拟信号转换！)   差分信号转换所需的"成对通道"可能会"拒绝"使用单独的 ADC 模块-从而使差分转换错误-因为第二个通道的转换会受到(最小值) 16个 ADC 时钟(+开销)延迟的影响！   

我们意识到每个 ADC 模块都部署了一个"输入多路复用器"-这可防止"经皮"转换(两个常用时钟) ADC 通道。   (即、在该特定 ADC 模块中)   

这解释了"我们 为什么建议使用(两个) ADC 模块"、以解决由多路复用器实施的单通道限制。   也可以通过"强制 所有具有 "等效"的 ADC 通道 都位于同一 ADC 模块中"来实现(容易)。   (我们尚未挖掘足够深的深度、以了解情况是否确实如此。)

如果您注意到的是正确的-"在 "时间点"测量差分模拟信号-是否符合最佳实践标准？"    尤其是"通用 ADC 时钟"必须路由到每个 ADC 通道！    似乎"不是过于具有挑战性-每个通道共用时钟-被指定为差分"。   (消除了"强制延迟"、这会影响"真正"的差分信号转换！)    进一步处理后转换显示为"受限程度较低"-我们感到惊讶的是、这种"通用计时"显示为"尚未实现..."

接下来的事实-这些完全基于在 TM4C123手册中所做的陈述。 2014年6月12日。   虽然未注意到最终的"差分信号"结论- 大量数据"旨在实现"通用时钟"(因此是真实的)差分信号转换的可能性！"

13模数转换器(ADC) PG 799

ADC0和 ADC1的触发源可能是独立的、或者两个 ADC 模块可能是由同一触发源操作、并在相同或不同的输入上运行。   相移器可以将采样开始延迟指定的相位角。
当使用两个 ADC 模块时、可以将转换器配置为同相启动转换、或在彼此之间的相对相位范围内启动转换。

13.1方框图

TM4C123GH6PM 微控制器包含两个完全一样的模数转换器模块。 ADC0和 ADC1这两个模块共用相同的12个模拟输入通道。 每个 ADCmodule 独立运行、因此可执行不同的采样序列、随时对任何模拟输入通道进行采样、并生成不同的中断和触发。

表13-2. 序列发生器的采样和 FIFO 深度
此外、在每个 ADC 模块的配置过程中、可通过 ADCPSSI 寄存器的 GSYNC 和 SYNCWAIT 位同时在多个 ADC 模块上启动采样序列。

13.3.2.5采样相位控制

ADC0和 ADC1的触发源可能是独立的、或者两个 ADC 模块可能是由同一触发源操作、并在相同或不同的输入上运行。   如果转换器以相同的采样率运行、则可以将其配置为同相启动转换、或者使用15个不同的离散相位中的一个相对相位启动转换。
此功能可用于使输入的采样率加倍。 ADC 模块0和 ADC 模块1均可编程为对同一输入进行采样。 ADC 模块0可以在标准位置采样(ADCSPC 寄存器的 PHASE 域为0x0)。   ADC 模块1可配置为以180 (PHASE = 0x8)采样。 通过 ADC 处理器采样序列启动寄存器(ADCPSSI)中的 GSYNC 和 SYNCWAIT 位可以同步这两个模块。
通过使用 ADCSPC 寄存器、ADC0和 ADC1可以提供很多有趣的应用：

■μ s 同步连续采样不同的信号。 采样序列步骤在两个转换器中均同时运行。 –ADC 模块0、ADCSPC = 0x0、采样 AIN0–ADC 模块1、ADCSPC = 0x0、采样 AIN1。   注意：如果两个 ADC 配置为对同一信号进行采样、则必须向其中一个 ADC 模块添加偏移(相位滞后)、以防止发生重合采样。 通过对 ADCSPC 寄存器的 PHASE 位域进行编程、可以增加相位滞后。

寄存器11：ADC 处理器采样序列启动寄存器(ADCPSSI)
该寄存器为应用软件提供了一个机制来启动采样序列发生器。   采样序列可单独启动、也可任意组合启动。   当多个序列同时触发时、ADCSSPRI 中的优先级编码决定执行顺序。
该寄存器还提供了一种在所有 ADC 模块上配置然后启动并发采样的方法。 为此、应配置第一个 ADC 模块。 然后、应该写入该模块的 ADCPSSI 寄存器。 相应的 SS 位应与 SYNCWAIT 位一起置位。    然后、应按照相同的步骤配置其他 ADC 模块。   一旦最后一个 ADC 模块被配置、它的 ADCPSSI 寄存器应该被写入相应的 SS 位和 GSYNC 位一起置位。   然后、所有 ADC 模块根据其配置开始并发采样。

员工和我-即使是星期天-发现这项分析和建议是一项挑战(也是值得的)-并展示这项数据和观点以供审核、评论和(甚至) 巧妙的利用...   可能存在"比前更好(满足眼图)"-当"归零"时、"正确有效"差分模拟信号转换？

您好 CB1、  

 我会做一些研究并与您一起回来。

感谢 Patrick 提供的这些友好且内容丰富的评论-非常感谢。

员工和我无法成功解释为什么两个差分信道都无法"经皮转换"-尤其是在可以克服 ADC 多路复用器强制实施的限制时。    也许性能(偏移、精度、漂移等)存在(不必要的)差异、这可能会证明"背靠背(即受到损害)差动转换"是合理的-仅从单个 ADC 模块获得。

要删除(任何)疑问元素-您是否可以澄清：

[引用 USER="Patrick Emerick"]两个 ADC 由同一个计时器触发，因此它们同时对信号和偏移参考进行采样。

我们怀疑您未提及'129 MCU 的 ADC！'    (正如 Charles 所指出的那样、(正常/适当)同时要求的转换 是无法实现的！)    您可以确认吗？

对于我的年轻员工(以及(部分)在这里)来说、在部署解决方案时、我建议的年轻员工非常了解您的成功是非常好的。

祝您在项目中一切顺利、一切顺利...

尊敬的 CB1、Patrick：

 很抱歉、我提供了有关差分模式的错误信息。  CB1是绝对正确的、它在差分模式下没有任何意义、两个差分输入按顺序转换。 它完全拒绝差分模式完全抑制共模噪声的目的。 我仍在尝试了解差分模式的确切工作方式。 我怀疑两个 ADC 内核同时使用。 我倾向于认为在差分模式下、在将通道 x+1用作电压基准时、仅转换通道 x。 我还不知道它到底是如何完成的。  一旦我确认差分模式的复杂性、我将返回。 如果没有 CB1的不懈追求，我就不会知道我之前的回答有什么大错误。  

 我认为、差分吞吐量与单端数据吞吐量相同、但代价是使用两个通道而不是一个通道。  

您好、Charles、

[引用用户="Charles Tsaa"]。CB1绝对是正确的... 在差分模式下 、两个差分输入按顺序转换毫无意义。   它完全拒绝差分模式完全抑制共模噪声的目的。[/引述]

您的回答是勇敢和慷慨的。   请注意、我的意图是：

• 帮助海报-因为员工/我认识到差分信号的"背靠背"(即延迟)转换是"错误邀请！"
• 告知并告知此海报(和其他海报)"可能"的错误信念、即此类转换将(接近)转换吞吐量的一半。
• 如果已经实施了"背靠背"方法(真正)、那么至少"新一代"待处理 MCU (而不是"其他")可能能够利用之前概述的纠正方法。

OP 对我的"模板/疯狂"的确认非常令人欣慰-然而、任何此类"强制延迟"的差分信号测量-土地、"正常/习惯以外"-因此我"不得不质疑海报的观点、即转换率减半！"

虽然在这里被介绍到(非常沉默)-使用我公司的"线性斜坡"证明了(真正)确定 所有 ADC 通道转换速率的出色方法。   (即斜坡显示为"上升和下降"-连续序列通道之间采集转换值的差异(高度)与"连续转换之间的时间延迟"相关。)    (请注意避免声称"完全"相关...)

一如既往-此类激励式测量胜过任何/所有 "理论/模拟"-这说明了我(过去)是如何共同创建的、然后将小型科技公司公之于众！   

 现在是否不能授予"适当的绿色环保"(公平/适当)？   

遗憾的是、这里禁止了"类似"-也许理由是具有相同的技能/意图、"失败的差动转换！"

我将把它分解成两个单独的路径、以减少混淆。

使用两个独立 ADC 外设的差分采样

• 我已成功使用 TM4C1294NCPDT 实现了这一点
• 我看不到 Charles 说过的任何内容、即两个 ADC 外设无法实现适当的同步采样。 他说："每个 ADC 内核一次只能转换一个通道。 在差分模式下、偶数通道 X 可与通道 X+1耦合、形成差分对。 但是、仍然必须按顺序转换。 用户可能会尝试将同一通道馈送到两个不同的 ADC 内核、并并行执行转换、但这仅是单端输入模式。" 我将其解释为每个 ADC 外设可以转换一个通道、因此、如果同时触发、它们可以同时转换两个通道。 据我所知、每个 ADC 外设都有一个独立的输入通道 MUX、因此每个 MUX 都可以独立配置。
• 为此、我对两个 ADC 外设进行了相同配置、包括 ADCSPC 设置为0x0、ADCEMUX[3：0]设置为0x5、并将计时器设置设置为触发器。 我发现这在不设置 GSYNC 的情况下工作。
• 为了澄清 CB1所引用的内容、我的实现方案是使用 ADC 外设0对"信号"进行采样、而 ADC 外设1同时对"偏移基准"进行采样。

采用单个 ADC 外设的差分采样

• 我没有这种方法的经验、但我正在从事一个项目、该项目需要一个 ADC 外设以最大采样率持续采样、同时使用另一个 ADC 外设对几个差分信号进行采样。
• 我被引导问这个问题、因为按照 CB1的说明、顺序对两个通道进行采样以获得差分信号是没有意义的、但是数据表中没有任何内容表明这实际上是如何工作的。
• 我计划测试这种方法、但直到本周晚些时候、我才能够做到这一点。

[引用用户="Patrick Emerick"]... 正在处理一个项目、该项目需要一个 ADC 外设以最大采样率连续采样、同时使用另一个 ADC 外设对几个差分信号进行采样。[/QUERP]

现在遵循影响 ADC 差分模拟操作的明显"规则/法规"：

• 有2个独立的 ADC 模块-每个模块包含一个8通道多路复用器。   多路复用器很可能会阻止两个 ADC 通道-具有同一 ADC 模块-同时被转换。
• API 函数：'ADCSequenceConfigure()& ADCSequenceStepConfigure()'每个强制执行，'All Sequenced Channels' to stand w/ in the same ADC Module。   因此、看起来、多路复用器会在每个差分通道之间强制产生不需要的延迟。   (即多路复用器一次只能将输入模拟信号馈送到一个通道。   因此、即使可以实现通用时钟、第二个模拟通道也"不可用！")

这些关键因素 (上面) 通过 TM4C3XD 手册进行了如下记录：

4.2.2.27 ADCSequenceConfigure

配置采样序列的触发源和优先级。
原型：

空 ADCSequenceConfigure (uint32_t ui32Base、uint32_t ui32SequenceNum、uint32_t ui32Trigger、uint32_t ui32Priority)

参数：

ui32Base 是 ADC 模块的基址。

ui32SequenceNum 是采样序列编号。

4.2.2.35 ADCSequenceStepConfigure

配置采样序列发生器的步骤。
原型：

void ADCSequenceStepConfigure (uint32_t ui32Base、uint32_t ui32SequenceNum、uint32_t ui32Step、uint32_t ui32Config)
参数：

ui32Base 是 ADC 模块的基址。

ui32SequenceNum 是采样序列编号。

ui32Step 是要配置的步骤。

ui32Config 是此步骤的配置；必须是 ADC_CTL_TS、ADC_CTL_IE、ADC_CTL_END、ADC_CTL_D 的逻辑 OR、其中一个输入通道选择(ADC_CTL_CH0至 ADC_CTL_CH23)。

差分模式仅适用于相邻的通道对(例如0和1)。 通道选择必须是要采样的通道对的数量(例如、ADC_CTL_CH0表示0和1、或 ADC_CTL_CH1表示2和3)、否则 ADC 会返回未定义的结果。

这两种情况下、"定序配置" 会将通道选择限制为"仅限指定的 ADC 模块！"   同样、这表明差分信号的测量会产生不必要的引入延迟的误差。

减去"内部知识"-或"启发式实验和测量"(通过建议的线性斜坡、电压应用)差动转换的"实际工作"仍然未知。

除非 MCU 的内部信号布线阻止了这种情况、否则 A、"重新写入(每个) ADC 的定序配置 API   (消除单个 ADC 模块限制)"可能会启用(快速且宽松)-但(然后)正确的差分信号转换！

[引用 USER="Patrick Emerick">我将其解释为每个 ADC 外设可以转换一个通道、因此、如果同时触发、它们可以同时转换两个通道。 据我所知、每个 ADC 外设都有一个独立的输入通道 MUX、因此每个 MUX 都可以单独配置。[/QUERP]

 尊敬的 Patrick、您好。您的理解是正确的。请参阅下面的描述和图表。 模拟输入并行路由到两个 ADC 模块、并且它们共享同一个触发器。 如果您使用触发事件(即计时器)、则它可以触发两个 ADC 模块同时转换。  

另请尝试仅使用一个 ADC 模块的差分模式。 只设置一个 ADC 模块而不是2会更容易。 下面是一个差分模式示例 /examples/peripheral/adc/differential.c.  

 关于我之前提供的错误信息、我要再次道歉。 请参阅数据表、因为它阐明了差分模式的工作原理。 正如它所说、采样电压是奇数和偶数通道之间的"监听"、而不是按顺序奇数和偶数通道之间的"监听"。

您好、Charles、

感谢您对此问题的调查。

我将在本周晚些时候使用一个 ADC 外设测试差分模式。 我仍想解释一下这是如何运作的。 如果每个 ADC 都有一个单输入多路复用器、那么一个 ADC 外设如何同时对两个输入通道进行采样？ 您先前提出的想法、即一个通道用作参考、将需要某种额外的多路复用。

您好、Charles、

[报价用户="Charles Tsaaaa">另请仅使用一个 ADC 模块尝试差分模式。 [/报价]

Nein - Nein - Nein！   我是否可以-再一次-恭敬地不同意？    抱歉-我必须问-您是否注意到我之前的帖子？   (发送时间 ：2019年11月4日星期一晚上9：11)

请注意、" ADC 通道多路复用器的拼版"可确保奇数和偶数(差分)通道(必须)"在不同时间进行转换！"   除非-它们被路由至单独的 ADC 模块-并且同时执行转换-并且两个 ADC 模块之间存在"高同步"！

我无法理解，“这一事实是如何变得如此模糊的！”

[引用用户="Charles Tsaa"]采样的电压是奇数和偶数通道之间的"差异"、不是奇数和偶数通道之间的"差异"。

再次(原谅)-但"除非"奇偶通道"同时转换"-  差分测量仍然存在缺陷！

MCU 手册绝不会解决(甚至建议)两个 ADC 模块的使用问题-以实现这些差分转换！    

BTW -在我的几个帖子中，大部分数据(现已显示)提前到达... 如果这些想法和书面结论被"所用！"

正如我昨天晚上写的-可以"写 API"-这样"两个 ADC 模块都可以参与差分转换！"   这是我唯一要注意的是、它避免了由多路复用器强制执行的单通道转换-"按时间"-驻留在每个 ADC 模块中！

您好 CB1和 Patrick、

 我没有模拟 ADC 原理图。 我将假定模拟 ADC 内核采用 Vin+和 Vin-。 在单端模式下、Vin-以 GND 为基准。 在差分模式下、两个差分输入同时连接到 Vin+和 Vin-。 我认为很多混乱都是由我刚才的错误解释引起的。  

Aloha Charles、  (CB1刚刚发现-"下一个度假胜地")

[引用 USER="Charles Tsaa"]我将假定模拟 ADC 内核采用 Vin+和 Vin-。[/quot]

然而、仍然存在多路复用器-在我25多年使用多路复用器的经验中、我(或更聪明的其他人)从未能够"将 N 通道多路复用器中的1个"用于 (同时)连接两个通道！   

不是要多路复用器"减少组件"(因此器件尺寸/成本) - 并适应(本质上)单通道转换方法-即(始终)"时分复用！"   (即顺序！)

我缺少什么？

您好、Charles、

感谢您的特殊(附加)努力-谢谢。

也就是说、MCU (之前的 LM3S、LX4F 和 TM4C)文档中介绍了"神秘"的第二个"Ch_X_SEL 和 DIFF_MODE"实现方案。   此方法是否已在"更高性能 MCU"中实现- 您(可能已)使用了哪种方法？

请记住-存在"多差分信号对"-(可能有4个此类对)-这是否会(实质上)使此类实现更加复杂？    (即 MCU 中的每个 ADC 通道 都必须具有此类(可切换访问)- 这些"传输门"。    作为过去的技术经理@另一个"巨大的"-这种实施环 (至少对我而言、在这里/现在)是"效率低下且异常"。

是否存在这样的"传输门"并证明成功-这是否不会使"ADC MUX"(本质上)多余？"    

注意-"变速器安全门控制"必须清楚地了解：

• 不仅选择了差分对

但是

• 每个通道在 ADC 步进序列中的位置 (您之前建议不要强制执行这些步骤、"背靠背！")

原谅-由于 MCU 的内部结构必须将"大量(扩展的)设计和实施资源"用于 (怀疑) 极少数情况下的"怀疑的转换"-我仍然是一个"相信者！"

标签：  此类"过剩"的"商业案例"是否真正有意义？

您好、Charles、

再次感谢您的专注努力-这当然是-员工/我非常感谢您。

然而-至少有两个 "意外/不幸 的后果/现实："

• 如果您所说的是正确的-差动转换模式是否会以两倍的转换速率运行？   (由于2个通道是"经皮转换！")
• 并且-"是否存在两个同步转换功能"-  为什么将其限制为(使用较少的)差分转换？"

(编辑)： 我 之前(上面)清楚地"注意到"第二个差分模拟通道被馈入 Vin (-)-而不是第二个模拟通道！   ("已被"可能会证明多报-因为 Charles (刚刚到达的帖子)是这种资源丰富的差动转换实施的"首次揭示"！   (即将奇数差分通道馈入'Vin(-)'，而不是单独的模拟通道！)

我相信“4 个(最少)这样的通道应该馈送 Vin(-)”——而不仅仅是所示的3个通道！    (这是因为有“4通道对”可用于差动转换，而这4个通道对中的每一个(独立于 Vin (+)的馈送)必须有一条通往 Vin (-)的通道！)

此外-进一步思考-"所有偶数模拟通道"必须采用相同的(即门控方法)连接到 Vin (+)吗？    如果是这样，“所有 奇数模拟通道”也是相同的(即将它们(可能)连接到 Vin (-)))。    (您能说、"城市(或 MCU)蔓延？")    因此，上面的图(可能)会因“进一步详细”门控元件的实际数量而受益-位于-(同时位于) Vin(+)和 Vin(-)之间！   

是否不正确-每个模拟通道(如果此类通道的总数为偶数)必须"具有通往(任一) Vin(+)[偶数编号]和 Vin(-)[奇数编号？"]的门控路径？   (如果模拟信道总数为奇数-最后一个(偶数)信道(即最高信道数)-没有配对信道-则无需此类门控！)

我们应该注意到查尔斯出色、深入的演示的影响：

a)差分模拟转换速率与"单端"速率相同-因此不是单端速率的1/2 -与先前(错误)"标记为验证！"的速率相同

b)所示的差动转换设计-提供(同时) Vin(+)和 Vin(-)之间的所有门控电路都“匹配良好”-应证明“正确有效”-即“在使用第二个模拟通道时与实际情况相去甚远”(而不是简单地馈送 Vin(-))已(更早)声明/怀疑。

c)存在"四个此类 'Vin (-)'栅极控制电路"(未显示3个电路)(可能)会使 Vin (-)输入受到"串扰"的影响、即使仅在单端使用时也是如此。   (即、(部分)这些"保持"通道之间的泄漏/出血很可能会发生...)

员工和这位记者(非常)对 Charles 负有债务、因为他对这些必要的电路事实进行了"深度探讨"-从未(据我们的最佳知识所知)在 TM4C (或 LX4F)文档中进行过介绍...   谢谢、Charles！

此处的多个帖子(此主题)已(错误)"标记为已验证"。   然而、只有一 个(第一个回答)-正确抵制海报的"吞吐量降低了2倍！"的说法   并且该帖子没有评论！

[引用 user="CB1_MOBIT"]我没有此 MCU 的最终数据-但我公司使用的(其他) ARM MCU、"可以实现差分采样"、仅通道吞吐量轻微(非常)损失。

如上所述-"提供广泛 (MCU/相关)网络"可带来重大好处！

您好、Charles、

您确实正确-我对"听声模式"的关注导致了我的错失。   我高兴地看到，我的总结的其余部分得到了批准。   

我的意图是、此类列表将增加清晰度、并让您"更深入地了解"真正发生的事情"在芯片中的深度。"

同样、您的"超越调查努力"、因为(据信)这是第一次(或在 LM3S/LX4F/TM4C 文献中)、大大增加了"了解 ADC 的操作、同时被要求进入"电势转换模式"。

CB1和 Charles、感谢您对我的问题提供的所有意见。

查尔斯示意图中概述的、CB1进一步澄清的操作理论似乎是一个令人满意的解释，因此，我将把这个问题标记为已解决。 我仍然希望明天测试差分模式的采样速度、并在接下来的几天内报告以回答我原来的问题

您好 Patrick、

"真正"的设计方法(仅最近才公开)有点复杂-但邮政供应商的 Charles (极好的)"深度潜水"  似乎是正确的。

[报价用户="Patrick Emerick"]我仍然想明天测试差分模式的采样速度

然而-我的员工已经(已经)执行了此类测试-结果是我的"开场白"(首先回应)中"注意到的"！   然而-( 几乎) 除了我的每一篇文章-却得到了"核查！"

我是否可以注意到、为了证明"正确"、您的测试(和测量)必须"施加快速变化的差分信号"。   静态或"变化太慢的信号"在一对延时的模拟输入上(几乎)等量到达(甚至)。   (不幸的是、事实证明很少...)

减去我建议的"向每个差分 ADC 通道馈送精确的线性斜坡电压"-您的"测试方法"可能会证明是一个挑战。   (即、您对现有"测试-测量设备"的使用必须(以某种方式)与 ADC 的差分馈电信号"精确同步"、即 MCU "捕获时(准确)！")    

现在、您可以注意到精密线性斜坡的"价值和资源"-如果信号到达在每个"配对差分通道"之间(完全)延迟、这将显示"电平变化"！

标签： 即使是"不可能给人留下深刻印象"的天才/年轻员工-采用这种独特的 CB1方法...

[引用 user="CB1_MOBILE]yet -我的员工已经(已经)执行过此类测试-结果是在我的"开场白"(首先回应)中"注意到"的结果！   然而-( 几乎) 除了我的每一篇帖子-却收到了"验证！"[/引述]

您的第一个回答是、建议您使用其他 ARM 微控制器测试差分采样-"我没有此 MCU 的最终数据-但我公司使用的(其他) ARM MCU、"可以实现差分采样"、且通道吞吐量轻微(非常)损失。" 所以，我认为这不是我的问题的解决办法。 我现在已经浏览了你和查尔斯提供的帖子、并标记了与回答我的问题最相关的帖子。

[引用 user="Patrick Emerick"]使用其他 ARM 微控制器测试了差分采样-"我没有此 MCU 的最终数据[/quot]

这是因为我的团队从未使用过供应商(其他)的129系列 MCU。    我们对该供应商的"123 MCU"进行了测试-确认了(几乎)准确的"转换率"-单端与差分。   (我们的测试测量了实现4、背靠背转换的总时间-第一个单端转换、然后差分转换。)   

也许有兴趣-"差分方法的优先级"显示为"通常 比在单端模式下获得的"精确"(即一致)读数高四到八倍"。   我们发现(几乎所有)这种基于"MCU"的 ADC (来自所有供应商)-通常会遭受3-4个(甚至、有时甚至5个)最低有效位的"不一致测量"(即"抖动")！   (这可能是共模和/或"其他"噪声源造成的... 并且这两个信号 都通过差分转换被"更好地抑制"。)  

还应注意、"通道增益"(信号精度)是转换后的"通道数量减少(一半)"的"成本"(即"折衷")。    

当  作为 差分信号运行时、它也有可能扩展到超过"8 ADC 通道限制"。   (即由4个"通道对-要求8个 ADC 通道-和耗尽序列0组成！")   这些( 独特/启发)"新/更换差速器通道"的声明 - (可能)"动态指令！"   (通过"重新配置"序列发生器！"的软件)   请注意、"直流到"-在差分模式下、只有8个 ADC 通道可用(在任何时候)、但这些通道可能与"初始8个通道组完全不同！   (到目前为止、这就是我公司的信念/理论、尚未得到确认、(可能)增加了"能力和灵活性！"    (以及(始终)备受追求的...)

标签： 可能意味着"淘汰"比供应商想象的更强大的功能...