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[参考译文] TM4C1294NCPDT：通过将 SDRAM 和 QSPI-FlashROM 连接到 TM4C1294NCPDT 来验证存储器控制。

admin
Guru**** 2391105 points
Other Parts Discussed in Thread: TM4C1294NCPDT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers-forum/1232593/tm4c1294ncpdt-memory-control-is-verified-by-connecting-sdram-and-qspi-flashrom-to-tm4c1294ncpdt

器件型号：TM4C1294NCPDT

您好！

通过将 SDRAM 和 QSPI-FlashROM 连接到 TM4C1294NCPDT 来验证存储器控制。

第1季度
当使用 EPI0S 作为地址总线和数据总线时、是否需要处理上拉电阻等？

第2季度
假设存储器控制线的引脚在 SDRAM 模式下运行、是否有必要对其进行处理？

第3季度
连接到 TM4C1294的 SSI 以进行 QSPI-From 连接。 在这种情况下是否需要终端处理？

在任何一种情况下、我们都会担心发生以下事件时 TM4C1294引脚的行为。
(a)电源打开时
(b)硬复位后立即执行
(c)(a)和(b)通用、此后软件开始运行、GPIO 引脚承担预定角色

谢谢。

  • 0
    TI__Guru**** 2391105 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    Unknown 说：

    Q1
    当使用 EPI0S 作为地址总线和数据总线时、是否需要处理上拉电阻等？

    第2季度

    [/报价]

    否。 因此没有必要这么做。

    Unknown 说：

    Q2
    假设存储器控制线的引脚在 SDRAM 模式下运行、是否有必要对其进行处理？

    第3季度
    连接到 TM4C1294的 SSI 以进行 QSPI-From 连接。 在这种情况下是否需要终端处理？

    [/报价]

    我不确定您所说的处理存储器控制线的引脚的含义。  

     请查看该 TI 参考设计。  https://www.ti.com/tool/TIDM-TM4C129SDRAMNVM。   该设计应在 SDRAM 之外运行代码。 设计页面中缺少软件配套资料、但我将在此处附上。  

    TIDM-TM4C129SDRAMNVM.zip

     C：\ti\TivaWare_C_Series-2.2.0.295\examples\peripherals\epi\SDRAM.c 中还提供了有关如何配置 EPI 引脚的 SDRAM 示例(如果这是您所称的处理存储器控制线)。  

    Unknown 说：
    (A)当电源打开时
    (b)硬复位后立即执行
    (c)与(a)和(b)通用、此后、软件开始运行且 GPIO 引脚承担预先确定的角色
    [/quote]

    下电上电  并复位后、必须首先初始化 EPI、然后才能访问 SDRAM。 GPIO 管脚必须配置为 EPI 管脚才能进行 SDRAM 操作。  

    [/quote][/quote]