[参考译文] TAA5212：BCLK 上升时间

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Other Parts Discussed in Thread: TLV320DAC3100, TAA5212

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号： TAA5212
主题中讨论的其他器件： TLV320DAC3100、

您好：

我们使用 TLV320DAC3100 作为 I2S 主器件 DAC、TAA5212 是 48kHz I2S 64BCLK 格式的 I2S 从器件 ADC。

查看 I2S 时序要求时、TAA5212 BCLK 上升/下降时间为 10ns (max)、TLV320DAC3100 开关特性为 BCLK 上升/下降时间为 10ns (max)。

因此、没有余量、即使 PCB 布线也会产生一些时钟偏斜。这是否意味着不建议使用这个 TI DAC 和 ADC 组合？

在数据表中、TAA5212 BCLK 时序要求是在最短 BCLK 时钟周期 40ns 下指定的。

但我们以 64*48kHz=BCLK、326ns 时钟周期运行 3.072MHz。

在此用例中、我们是否仍然需要满足 10ns 的 (max) 上升/下降时间？需要查找另一个 DAC 来附加此工程？

此致、

望月

0 admin 6 个月前

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你好、Mochizuki-San、

我们将有一个专家来看看这个可能的下周初.

此致、

Garret

0 admin 5 个月前

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您好：

是否有任何缓解计划？

此致、

望月

0 admin 5 个月前

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你好、Mochizuki-San、

1) 数据表中提到的建立时间和保持时间要求是考虑数据表中提到的 BCLK 上升/下降时间来指定的。放宽上升/下降时间也需要放宽设置/保持时间。考虑到您的应用中的 BCLK 周期为 326ns、这可能是可行的。

2) 要考虑的另一个因素是、对于较慢的上升时间、BCLK 信号上的任何噪声都可能触发低电平到高电平或高电平到低电平的逻辑触发、并可能导致时钟/协议错误、因此还需要注意这种噪声敏感性。

谢谢。此致、

Lakshmi Narasimhan

0 admin 5 个月前

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拉克什米 — 桑，

非常感谢您提供有用的建议、我们将验证功能。

此致、

望月

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