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[参考译文] TAS3251:用于 DSP 处理的 TAS3251 时钟设置

Guru**** 2771175 points

Other Parts Discussed in Thread: TAS3251, TAS3251EVM

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1603282/tas3251-tas3251-clock-setup-for-dsp-processing

部件号: TAS3251

您好:

我们使用内部 DSP(少量滤波器:低通,峰值和全通)通过 TAS3251 运行 96kHz 音频。

根据数据表 (96kHz、R=128)、96kHz 工作频率下的建议时钟(请参阅附表)指定 49.152MHz 的 DSP 时钟。 但是、当 DSP 时钟设置为 49.152MHz 时、音频听起来不相干。  

当我们在 98.304MHz 下运行 DSP 时钟时、音频和 DSP 处理行为符合预期。 DAC、OSR 和 NCP 时钟来自这些时钟。 在按规定配置时钟的情况下、我们可以观察到可闻混叠伪影。

操作时钟配置(更改分频值或基频)会改变伪影的字符、但不会消除它们。

我们找到完全消除混叠的唯一方法是重置所有时钟、很遗憾、这会重新引入砰砰声和咔嗒声。

因此、我们正在寻求以下方面的指导:
-启用内部 DSP 时适用于 96kHz 音频的正确时钟策略
-对于此用例,DSP 时钟是应该在 49.152MHz 还是 98.304MHz 下运行
-如何在保持无弹出/点击操作的同时避免混叠


  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Ragasudha:

    如果您的比率和系数与表中所示相同、则 DSP CLK 应在 49.152Mhz 下运行。  
    您是通过自己的 I2C 脚本配置器件、还是使用 PPC3 GUI 来生成脚本?

    您可以通过任意一种方式共享脚本?  

    此致、

    Sebastian  

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Sebastian:

    我们将从 PPC3 软件生成 DSP 系数以进行 DP 处理。 我附加了我们根据 PPC3 生成的内容对寄存器进行编程所用的脚本。

    对于实际时钟设置、我们通过相应的寄存器使用这些值进行手动编程。

    /* PLLCLK = (MCLK * R * J.D) / P
    *
    * Target frequencies:
    * PLLCLK: 98.304MHz
    * DSPCLK: 98.304MHz (datasheet: 49.152MHz)
    * DACCLK: 6.144MHz = PLLCLK / 16
    * OSRCLK: 1.536MHz = DACCLK / 4
    * NCPCLK: 1.536MHz = DACCLK / 4
    *
    * R = 1; J.D = 16.0; P = MCLK / 6.144MHz
    */


    启用内部 DSP 处理时、此配置可正常工作。 但是、当我们更改时 DSP 时钟到 49.152MHz 、处理不再按预期工作。

    使用自动时钟配置时、我们不会观察到该问题。 但是、我们无法了解时钟在自动模式下的配置方式、这使得很难理解差异。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    ti,init-data = [
    //	00 00	// page 0
    //	7f 00	// book 0
    //	02 11	// standby mode, powerdown
    //	01 10	// reset modules
    //	00 00
    //	00 00
    //	00 00
    //	00 00
    //	03 11	// mute
    //	2a 00	// path to mute
    //	25 18	// ignore MCLK, MCLK halt
    //	0d 10	// DSP clock: PLL reference is SCLK
    //	02 00	// normal op
    
    //	00 00	// page 0
    //	7f 00	// book 0
    //	02 80	// DSP reset
    
    //	00 00	// page 0
    //	7f 00	// book 0
    
    //	22 04	// FSSP (input rate)
    
    //	00 00	// page 0
    //	7f 00	// book 0
    //	02 00	// normal op
    
    	/* write co-efficients */
    	00 00	// page 0
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    	7f 8c
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  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Ragasudha:

    我 注意到 PLL 分频器 P 因子值应设置为 2、但在脚本中、该值设置为 1。  

    您能否在.cfg 文件或 PPC3 文件中提供脚本? 您可以利用终端系统集成、通过 PPC3 导出.cfg 文件。

    然后、我可以进行调整并 在 TAS3251EVM 上测试此测试。  

    此致、

    Sebastian

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Sebastian 好、因此我们不会直接在系统中使用 PPC3 生成的配置。 它仅用于配置音频处理的 DSP 系数、  任何其他时钟配置都由我们手动完成。

    我们不使用默认 SCLK、而是手动将 MCLK 设置为:24.576MHz (R = 256、P=4)、并在 96kHz 下基于任何进一步的时钟配置。

    /* PLLCLK = (MCLK * R * J.D) / P
    *
    * Target frequencies:
    * PLLCLK: 98.304MHz
    * DSPCLK: 98.304MHz (datasheet: 49.152MHz)
    * DACCLK: 6.144MHz = PLLCLK / 16
    * OSRCLK: 1.536MHz = DACCLK / 4
    * NCPCLK: 1.536MHz = DACCLK / 4
    *
    * R = 1; J.D = 16.0; P = MCLK / 6.144MHz
    */



    这通过以下代码中的直接寄存器组来完成:

    /* set PLL */
    snd_soc_component_update_bits(component, TAS3251_14_PLL_P, 0x0f, p - 1);
    snd_soc_component_update_bits(component, TAS3251_15_PLL_J, 0x3f, 16);
    snd_soc_component_update_bits(component, TAS3251_16_PLL_D(0), 0x3f, 0);
    snd_soc_component_update_bits(component, TAS3251_16_PLL_D(1), 0xff, 0);
    snd_soc_component_update_bits(component, TAS3251_18_PLL_R, 0x0f, 0);
    
    /* set dividers */
    snd_soc_component_update_bits(component, TAS3251_1B_DSP_DIV, 0x7f, 0);
    snd_soc_component_update_bits(component, TAS3251_1C_DAC_DIV, 0x7f, 15);
    snd_soc_component_update_bits(component, TAS3251_1D_NCP_DIV, 0x7f, 3);
    snd_soc_component_update_bits(component, TAS3251_1E_OSR_DIV, 0x7f, 3);
    
    /* DSP clock source: PLL; PLL clock source: MCLK */
    snd_soc_component_update_bits(component, TAS3251_0D_PLL_CLOCK, 0x17, 0x01);
    
    /* DAC clock source: PLL; OSR clock source: DAC */
    snd_soc_component_update_bits(component, TAS3251_0E_DAC_OSR_CLOCK, 0x77, 0x10);
    
    /* NCP clock source: DAC */
    snd_soc_component_update_bits(component, TAS3251_0F_NCP_CLOCK, 0x07, 0x00);
    
    /* disable clock autoset, ignore SCLK and FS detection */
    snd_soc_component_update_bits(component, TAS3251_25_CLOCK_DETECT, 0xff, 0x62);


    这是你能够在你的最终模拟的东西吗?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Ragasudha:

    我们不熟悉您的 soc 代码的工作原理、因此我们无法提供太多支持。

    快速浏览一下代码、好像您将 PLL D 乘法因子设置为 0?  

    我尝试使用您在 EVM 上提到的 96kHz、R=128 设置来测试此情况、但不会出现同样的问题。  

    此致、

    Sebastian