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[参考译文] PCM3003：设计问题- SYSCLK 容差、上电复位过程、电容器建议

admin
Guru**** 2556990 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/992718/pcm3003-design-questions---sysclk-tolerance-power-on-reset-procedure-capacitor-recommendation

器件型号：PCM3003

您好！

我们正在使用此器件进行设计、并在此过程中提出了几个问题：

  • 此器件仍建议使用钽电容器、还是可使用陶瓷电容器？ (建议所有大于1uF 的电容器为钽电容器、尽管这是一种较旧的产品、可能是过时的建议)
  • 我们将在48kHz 采样率下运行、目标为12.2880MHz SYSCLK、并提供 一个256fs 分频器。 对于器件在48kHz/256fs 下运行、SYSCLK 的容差是多少？ (数据表中似乎没有提供、精确的12.2880不切实际)
  • 上电复位：数据表状态在 Vdd > 2.2V 之前必须完成3个时钟周期。 这意味着、如果主器件无法控制 Vdd 排序、则无法满足上电复位时序。 如果是这种情况、是否需要在上电时执行外部复位程序？
  • "系统时钟"一节说明以下内容：
    • '当      为部件供电时、  系统 时钟、 位 时钟 (CKIN)和  字 时钟 (LCRIN)     也必须同时提供。      音频 时钟不供电 会导致   功耗 增加   到   正常 功耗的三倍 、如果           超过最大功耗限制、则可能会降低长期可靠性"
    • 它参考的是哪种电源？ (仅 Vdd、还是 VCC1/2？)
    • 这些线路是否只需在电源启动时处于高电平(例如通过上拉电阻)、或者是否需要主动施加时钟脉冲以防止这种高功率耗散(可能造成损坏)？

谢谢你

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    TI__Guru**** 2556990 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Christian：

    我现在可以评论前两个问题、但我需要深入探讨其他问题、因为这是一个较旧的器件。

    -对于电容器建议、陶瓷电容器是可以的。 正如我在上面提到的、这在一个较旧的器件和陶瓷特性中已经变得更好了。 我可以说、在我们的 EVM 上、我们现在使用陶瓷电容器。  

    我不认为我们有一个容差值，但只要 MCLK 通常接近12.288Mhz，那应该是可以的。  

    我将深入探讨其他问题、下周早些时候我会给您一些时间。

    此致、

    Aaron Estrada

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    TI__Guru**** 2556990 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    谢谢 Aaron、我想电容器就是这样的。

    是否有关于 POR 和其他上电行为的调查结果的更新？

    谢谢

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    TI__Guru**** 2556990 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Christian：

    对于 POR、是的、如果 POR 要求无法满足、则需要外部复位。  

    关于系统时钟功耗、我相信模拟和数字电源都可能受到影响、因为此处涉及系统时钟、ADC 和 DAC。 我会确保提供实际时钟、而不仅仅是上拉。

    此致、

    Aaron Estrada

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    TI__Guru**** 2556990 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Aaron、

    我有一些快速跟进问题。 在阅读"系统时钟"部分时、我仍然不清楚此处列出的实际要求以及如何验证我们是否满足要求。

    • "同时提供"
      • 这是否只是指每个时钟线路的第一个上升/下降边沿之间的同步？
      • 防止过度功率耗散的可接受偏差是多少？ LRCLK 和 BCLK 明显慢于 SYSCLK
      • 为了满足要求、必须在什么时候同时应用它们？
    • "当为部件供电时"和"未  能为  音频 时钟供电 会导致   功率耗散 增加   至   正常 耗散的三倍"  
      • 这是否指的是器件处于活动状态的所有时间？ 还是仅在最初供电时(加电时)？
      • 这是否表示我们必须在通电时持续为所有时钟线路供电、即使在不读取/写入 ADC/DAC 时也是如此？

    谢谢

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    TI__Guru**** 2556990 points
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    尊敬的 Christian：

    对于时钟的同时应用、我的理解是 LRCLK 和 BCLK 边沿应该同步。

    关于功耗、我认为在应用时钟之前、可能会增加功耗。 即使在不对器件进行读/写操作的情况下、我也会在供电时保留提供的时钟线。  

    此致、

    Aaron Estrada