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[参考译文] TLV320ADC5140：音频主控应用和时钟转发

admin
Guru**** 2390270 points
Other Parts Discussed in Thread: TLV320ADC3101, TLV320ADC5140
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/886125/tlv320adc5140-audio-master-application-and-clock-forwarding

器件型号：TLV320ADC5140
主题中讨论的其他器件：TLV320ADC3101、

您好！

众所周知、我已经在 TLV320ADC3101 (双通道版本)上工作、它将4个器件组合在一个链中、其中只有第一个器件由 MCLK 馈送、它为其他3个器件提供必要的 BCLK 和 WCLK。

对于 TLV320ADC5140、是否可以进行类似的配置？ 我在链中还有4个器件。 我想用一个单一时钟源 MCLK 给第一个器件馈电(通过 BCLK 或 GPIO1)、并让器件用所需的时钟生成和馈送其余器件？ 我还需要在单个数据总线上使用4个器件。

在数据表中、FSYNC 和 BCLK 是一个数字 I/O 引脚。 因此它也可以是输出。 此外、我无法访问数据表中提到的应用手册、这些手册可能会回答此问题。

此致

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    TI__Guru**** 2390270 points
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    您好！

    您所要求的应该是可能的。  查看链接的应用手册：  多个具有共享 TDM 和 I2C 总线的 TLV320ADCx140器件(修订版 B)

    详细显示的任何一个共享 TDM 或菊花链选项都可能是您想要的。

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    TI__Guru**** 2390270 points
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    您好！

    在这两个图中、您提到的 BCLK 和 FSYNC 由"主机处理器"为所有器件提供。 我要问的是：

    我想从主机处理器向 Device0提供单个 MCLK、我想让 Device0使用该时钟来生成 BCLK 和 FSYNC、并将其转发到 Device1和 Device2以及 Device3和主机处理器。  就像 本文档的图1一样。 通过这种方法、我尝试在主机处理器提供的 BCLK 和 FSYNC 上使用过多的负载电容。 此外、我还想保存主机处理器的一个输出引脚。

    我想答案应该在标题 为"配置和操作 TLV320ADCx140作为音频总线主控应用报告"的文档中。

    本文档引用于数据表的第8.3.2节。 但链路已断开。

     此致



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    TI__Guru**** 2390270 points
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    尊敬的 Mike：  

    是的、当然这是可能的。 您将需要将 GPIO 用作 MCLK 输入。  

    下面是一个使用12MHz 主时钟配置主模式的示例、该主时钟可将器件设置为48K、BCLK 为12.288Mhz  

    w 98 21 a0 #将 GPIO1配置为 MCLK 输入  

    w 98 13 88 #将器件配置为主器件、MCLK = 12MHz、fs 是48K 的亚倍数

    W 98 14 48 # FS = 44.1/48K BCLK/FSYNC 比率= 256

    此致、

    -Steve Wilson

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    TI__Guru**** 2390270 points
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    Steve

    感谢您提供信息。

    我只是想添加一个图表、以供阅读此帖子的人参考。

    我的理解是、这是可能的。 只有 MCLK 被输入承载4个器件的卡、并且 FSYNC、BCLK (由 U4生成)和 DOUT 引脚被输出。

    此致

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    TI__Guru**** 2390270 points
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    Mike、  

    您的理解是正确的。

    此致、

    -Steve Wilson

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    TI__Guru**** 2390270 points
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    我们和社区感谢您给我们留下的美好照片 Mike！