[参考译文] TLV320ADC3100：澄清了 TDM 插槽

admin

Guru**** 2390755 points

Other Parts Discussed in Thread: TLV320ADC3140

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/919070/tlv320adc3100-tdm-slots-clarification

器件型号：TLV320ADC3100
主题中讨论的其他器件：TLV320ADC3140

您好！

1) 1)您能否确认此器件被限制为最大 TDM8 (用于24位数据的8个插槽)、而不是 TDM16？

2) 2)哪些其他经济实惠的 ADC 支持 TDM16或更高版本？

谢谢。

B.R M.A.M

5 年多前

0 admin 5 年多前

TI__Guru**** 2390755 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好！

添加到问题1：

-如果器件的数据包保持在帧的前半部分、它是否可以与 TDM16配合使用？保持 DOUT 三态直至下一帧？

我想使用

FS = 48000
WL = 24位
MCLK = BCLK = 24.576MHz
AOSR = 128
mAdc = 2
NADC = 2 => ADC_IN clk = 24、576MHz
PLL =>禁用
滤波器= PRB_R1

只是在16x32位时钟周期(512位)后、主系统的字时钟"WCK"重新启动、如果 ADC3100通道偏移将其发送的数据放置在 TDM 帧的前半部分、我希望 ADC3100能够通过上述寄存器设置适应(在未发送数据时使用三态)该操作？

数据表未很好地说明 WCK 和 ADC 转换开始的关系。

B.R M.A.M

0 admin 5 年多前

TI__Guru**** 2390755 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

M.A.M、

ADC3101的实际限制将是音频总线时序限制。受控模式下的 BCLK 高电平/低电平时间在70nSec 的时间段内每个时间至少为35nsec。因此、24.576Mhz 的 BCLK 将超过时序要求。

TLV320ADC3140是一款可执行更高 BCLK 的4通道器件、具有非常灵活的 ASI 总线、能够分配多达64个插槽。当然、在48kHz 下、由于时序要求、64个时隙是不可能的、但对于16kHz 或8kHz、这是可能的。

此致、

-Steve Wilson

0 admin 5 年多前

TI__Guru**** 2390755 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好！

将 bck 减半至12MHz 是否有助于实现目标、而是使用 PLL？请详细说明。 ADC 必须低成本... 首选 ADC3100。

这是为了我的客户。

B.R M.A.M

0 admin 5 年多前

TI__Guru**** 2390755 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

M.A.M.

低于14MHz 的 BCLK 没有问题。 PLL 将有助于生成内部系统时钟、但听起来好像您需要16 32位通道、对吧？

ADC3100可以对 DOUT 进行三态处理没问题、数据通道位置将取决于选择的数据格式、但例如在 DSP 模式下、零偏移将数据放置在前两个插槽中、数据偏移可高达256位。

此致、

-Steve Wilson

音频（参考译文帖）

音频（参考译文帖）(Read Only)

[参考译文] TLV320ADC3100：澄清了 TDM 插槽