[参考译文] TLV320AIC24K：音频编解码器配置

请查找随附的时钟快照以供参考。

此致、

Archana Rao

您好、Archana、

您能否分享 FPGA、主要(主)编解码器和两个相关编解码器连接方式的原理图(或示意图)？ 它与该图类似、但链中没有最后一个编解码器。

此致。

尊敬的 Diljith：

感谢你的答复。

是的、它与上图类似、链中没有最后一个编解码器。

请找到下面的方框图以更好地理解、

此致、

Archana Rao

不确定您是否能够看到上面的方框图。

再次连接方框图。

此致、

Archana Rao

您好、Archana、

SCLK 频率应为(16×FS×#Devices×MODE)。 我假设软件配置将操作模式设置为编程模式。 请确认。  

对于3个具有编程模式的 AIC24、SCLK 预计为1.536MHz。 每个编解码器有一个对应于64 SCLK 的时隙、用于每个采样周期的数据传输。

我知道您将2.048MHz 作为 SCLK 频率。 要进一步了解此问题、请与我们分享以下内容：

(1)主 FS 和两个从 FSS 的探头以及 SCLK。 主 FS 边沿和第一个从 FS 边沿之间应该有64个 SCLK。 同样、您应该在第二个和第三个器件的 FS 边沿之间再连接64个 SCLK。  

(2)如果您发现 ADC 或 DAC 路径上存在任何性能问题、请进行评论。

此致。

尊敬的 Diljith：

感谢您的快速回复。

是的、软件配置将其设置为编程模式。

如上所述、我们在两个后续 FSS 之间获得64个 SCLK。

我们仍然不清楚为什么要使用2.048MHz 而不是1.536MHz。

我们没有看到 ADC 或 DAC 路径上的性能问题。

在这方面迫切需要你的帮助。

此致、

Archana Rao

尊敬的 Daljith：

我们使用以下配置、

MCLK 4.096MHz

我们观察 到 SCLK 被配置为 MCLK 的非整数除法。 在当前场景中。

如果 M=4、N=1、P=8、SCLK=1.536MHz ( 4.096MHz 的非积分除法)，我们是否缺少任何东西？

如果 SCLK 被配置为 MCLK 的整数除法、我们将看到 SCLK 没有任何间隙。 (连续帧同步)

您好、Archana、

感谢您确认 FS 信号在与 FS 边沿之间的适当 SCLK 偏移处切换、并且任何通道的性能都没有下降。

这些指示主-从级联的正常运行。

M、N 和 P 值决定了 FS 速率、而 SCLK 由器件根据级联和运行模式中的器件数量自动确定。 我认为 SCLK 越高、就越不会成为问题、因为在 FS 采样周期内有足够的 SCLK 周期来发送/接收级联中所有器件的 ADC/DAC 数据。 这并不意味着它们的系统正在检测链中的四个器件。 复位后、在初始化期间检测到器件数量、而不是通过软件控制来完成。 您已确认 ACD 正在提供适当的设备计数。 像您所怀疑的那样、SCLK 较高的原因很可能是由于非整数分频器而无法从4MHz 时钟获得1.5MHz 时钟。 我将与设计团队核实这方面的情况。

为了获得预期的 SCLK、您更改了哪些设置？ 您是否必须更改 M、N、P 值才能获得不同的 FS？

如果您能够提供一个 M=3、N=1和 P=8的3.072MHz MCLK、那么我将看到 Fs 至8、SCLK 至1.536MHz。

此致。

尊敬的 Diljith：

感谢你的答复。

我们今天捕获了板载波形、发现我们在两个 FSS 之间获得了192个 SCLK、如下所示的数据表快照所示。  每个插槽可获得12个 SCLK、而不是16个 SCLK。

您能告诉我们这种行为是否符合预期吗？  此外、如果我们可以安排一次会议直接与您讨论、以便更快地解决问题、请告知我们。

此致、

Archana Rao

您好、Archana、

开机自检中看不到图像。 我将直接与您联系、进一步讨论这一点。

此致。