• 状态 Resolved
  • 已锁定 已锁定
  • 个回复 1 个回复
  • 名订阅用户 0 名订阅用户
  • 次查看 170 次查看
  • 用户 0 名在线用户
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[FAQ] [参考译文] [常见问题解答] TLV320AIC 编解码器和 ADC：输入时钟抖动和噪声规格

admin
Guru**** 1818760 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/803332/faq-tlv320aic-codecs-and-adcs-input-clock-jitter-and-noise-specifications

TLV320ADC 和 TLV320AIC 产品的输入时钟允许的时钟抖动和噪声是多少？

  • 0
    TI__Guru**** 1818760 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    我们已经量化 了时钟抖动和相位噪声对 ADC 和 DAC SNR 的影响。

    对于 ADC3101、AIC310x 类型的器件、我们需要的典型数字是 ADC 最终时钟的100ps rms 抖动。 假设器件内部的性能有所下降(PLL、路由等)、具有以下 rms 抖动的输入时钟是安全的：  

    1.  未使用内部 PLL：50ps rms (20Hz–Fclk/2Hz)、用于积分的 DSB 相位噪声(双侧频带)
    2. 使用的内部 PLL：50ps rms (20Hz -~150KHz (PLL 的带宽)、DSB 相位噪声(双侧频带)用于积分

     超过100ps rms 时、可能会出现性能下降。