This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1270463/pcm1820-delay-between-applying-clock-and-receiving-valid-samples-in-slave-mode
当在 I2S 从模式下使用 PCM1820时、在应用时钟信号(FSYNC 和 BCLK)和在 SDOUT 上接收有效采样之间需要等待多长时间？
这应取决于所选的抽取滤波器。 群延迟规格应该会给出 FSYNC 信号的
考虑到抽取滤波器可能是对称的、滤波器需要两倍的群延迟才能完全稳定。 这种情况下不允许芯片随时检测 FSYNC 频率、以确定应用哪个抽取滤波器。
应用 FSYNC 和 BCLK 应触发自动时钟检测。 这是基于对一个 FSYNC 中 BCLK 的数量进行计数。这应该需要最短时间1FSYNC 来对 BCLKS 进行计数。
在此之后、发生内部时钟设置和抽取滤波器选择。
