[参考译文] TLV320ADC5140：TLV320ADC5140和 TLV320AIC3204位于同一总线上、支持1024 BCLK/帧

admin

Other Parts Discussed in Thread: TLV320ADC5140, TLV320AIC3204

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：TLV320ADC5140
主题中讨论的其他器件： TLV320AIC3204

我想使用具有外部分辨率的 TDM 总线、

总共有26个通道。在24位/样本条件下、如果全部在一个引脚上、则总共为624个 BCLK/帧。

我的想法是：将 AIC3204作为通道0-5运行。它们的偏移量可以设置为255-24位、因此偏移量似乎应该是可以的。

5140似乎在 TDM 总线上有多达64个插槽、因此可以在3204之后出现。它们将以 BCLK 144速率开始传输、并远高于3204的256 BCLK/帧。

那么、问题是： 3204以624 (或1024使其为2的幂) bclks/frame 运行 BCLK 是否会有任何问题？只要我把它们分配给占用低于256位的时隙、我就会知道吗？

相反、我可以以32位/帧运行、这至少意味着每帧832 (或仍1024)位。

不过、我的帧速度将仅为32kHz。无需加快此设计。

谢谢。

-Caleb

0 admin 1 年多前

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

你好、Caleb、

此 ADC 和编解码器选择可以输入的最大 MCLK/BLCK 频率是24.576MHz。对于您的用例、这是#1限制。

话虽如此、理论上、在26个通道的单个 TDM 总线上以菊花链方式连接这些器件是没有问题的。只要器件之间的偏移正确、就应该起作用。

在24位下* 26通道* 32kHz Fs。您的 BCLK 至少必须为19.968MHz。然而、对于下面显示的不同采样频率、ADC5140支持 BCLK/FSYNC 比率。在32kHz 采样时、支持的最大源时钟频率为16.384MHz；限制#2。

作为一种解决方案、我建议提供一个24.576MHz 源时钟并以24kHz 或48kHz 的频率进行采样、以降低时钟出现问题的可能性。

24位也似乎是在不超过24.576MHz 源时钟的情况下支持这么多通道的最大字长。

此致、

0 admin 1 年多前

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

无论我们是否使用 PLL、该比率是否适用？

谢谢。

-Caleb

0 admin 1 年多前

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

你好、Caleb、

不完全是。但是、如果使用非标准源时钟频率、则需要至少使用 AIC3204中的 PLL 来生成内部 DSP 时钟和较低抖动的 ASI 时钟、我可以仔细检查 ADC5140。您的 MCLK/BCLK 频率是多少？

此致、

音频（参考译文帖）(Read Only)