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[参考译文] TLV320ADC6140:BCLK 的最大电容负载和#39

Guru**** 2382630 points
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请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1367360/tlv320adc6140-what-s-the-max-capacitance-loading-for-bclk

器件型号:TLV320ADC6140

工具与软件:

大家好、团队

我们的客户在其项目中使用 TLV320ADC6140、并且它们会遇到一些 EMI 问题。

检查后、他们发现问题可能是由 BCLK 引起的(BCLK FW 为24.576M Hz)。 BCLK 波形显示 BCLK 信号波形失真、他们认为它是由信号反射引起的。 如果 PCB 不够好、则具有 信号反射。 但由于 PCB 是固定的、因此他们倾向于向 BCLK 添加一个电容器、以提高信号质量。

请按如下方式检查他们的测试:

测试1:向 BCLK 引脚添加22pF 电容。

测试2:在 BCLK 引脚上添加47PF。

通过22pF 和47pF 电容测试、我们可以看到22pF 电容效果更好、尽管有一些 失真。

我的客户更喜欢就以下问题与我们核实:

1、对于22pF can 47pF cap waveform、您认为该波形会影响 ADC6140的正常运行吗? 请注意、波形有一些 失真、但上升/下降时间可以符合我们的数据表。

2、 BCLK 的最大电容负载是多少? ADC6140数据表显示(在 "7.10时序要求:TDM、I2S 或 LJ 接口"中) ADC6140 I2S 时序测试 基于容性负载为20pF 的条件。 客户更喜欢检查20pF 是否是 BCLK 的最大电容负载?  

3、除了 优化 PCB 之外、您还有其他想法来提高 BCLK 性能吗?

谢谢。

G. W

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好 G· W、

    当器件处于 TDM/I2S 主模式时、数字输出容性负载为20pF - 50pF。 当器件处于从模式时、数字输入引脚电容负载为5pF。 但是、如典型应用电路所示、我们不建议在音频串行总线上使用电容器。 SDOUT 和传入时钟信号布线上的较大电容器可能会导致音频数据失真。  

    [报价 userid="42110" url="~/support/audio-group/audio/f/audio-forum/1367360/tlv320adc6140-what-s-the-max-capacitance-loading-for-bclk "],对于22pF 可以47pF 电容波形,您认为这个波形会影响 ADC6140的正常运行吗? 请注意、波形有一些 失真、但上升/下降时间可以与我们的数据相匹配

    是的、如图表中所示、容性负载会软化时钟信号的边缘。 SDOUT 数据被锁存在 BCLK 的边沿上、以便在信号失真时锁存在、输出音频信号也是如此。

    2.最大容性负载取决于器件是配置为主模式还是从模式。  

    3.多种因素会导致 EMI 易感性、而 PCB 布局是一个很大的因素。 但是、尽可能减少高频开关信号也至关重要。 当 I2S 时钟信号干净且稳定地传输到音频 ADC 中时、不会带来严重的 EMI 复杂性。 ADC 也会馈入数字输入扬声器放大器吗?

    此外、是否提供了 BCLK 片段以便在主模式下捕获输出? 如果是、请附上您的原理图。

    此致、