[参考译文] BT-MSPAUDSOURCE：I2S 格式和 CLK/FSYNC 方向

您好、Saito San、

查看 BT-MSPAUDSOURCE 上使用的示例代码项目 HAL.c 中的 TLV 编解码器设置代码、看起来 AUD_IN 应该是 DSP 模式、具有16位数据长度。 如果您希望在控制编解码器的演示源代码的以下部分中仔细检查这些设置：

/*    A2DP Source - Enable TLV320ADC3101 Playback       */
/*    Configuration 2 -> PLL_CLKIN = BCLK               */
/*                    -> Fs = 44.1KHz, BCLK = 3.528MHz  */
/*                    -> Fs = 48KHz, BCLK = 3.840MHz    */
/*                    -> Line-In                        */
/*    Reference: ADC3101 Datasheet Page 40              */
const unsigned char TxData_Line_In[] =
{
  ///////////////// Initialization //////////////////
  // Px, P0              Switch to Page 0
  0x00, 0x00,
  // Software Reset Register
  // P0, R1, b0.         Reset = SW Reset - Internal Registers
  0x01, 0x01,

  ////////////// Digital Configuration //////////////
  // Px, P0              Switch to Page 0
  0x00, 0x00,
  // Clock Setting Register 1 - Multiplexers
  //    -> PLL_CLK = (PLL_CLKIN x R x J.D)/P
  //           - PLL_CLKIN = PCM_Fs x XX
  //    -> 84.672MHz = (3.528MHz  x 1 x 24.0)/1 --> For Fs = 44.1KHz
  //    -> 92.160MHz = (3.840MHz  x 1 x 24.0)/1 --> For Fs = 48KHz
  // P0, R4, b3-2.       PLL_CLKIN = BCLK (01)
  // P0, R4, b1-0.       CODEC_CLKIN = PLL_CLK (11)
  0x04, 0x07,
  // Clock Setting Register 2 - PLL P and R Values
  // P0, R5, b7.         PLL = Power Up (1)
  // P0, R5, b6-4.       PLL Divider P = 1 (001)
  // P0, R5, b3-0.       PLL Divider R = 1 (0001)
  0x05, 0x91,
  // Clock Setting Register 3 - PLL J Value
  // P0, R6, b5-0.       PLL Divider J = 24 (11000)
  0x06, 0x18,
  // Clock Setting Register 4 - PLL D Value
  // P0, R7, b5-0. (MSB) PLL Divider D = 0
  // P0, R8, b7-0. (LSB)
  0x07, 0x00,
  0x08, 0x00,
  // Clock Setting Register 18 - NDAC Values
  // P0, R18, b7.        NDAC = Power Up
  // P0, R18, b6-0.      NDAC = 3 (DAC_CLK = CODEC_CLKIN / NDAC)
  0x12, 0x83,
  // Clock Setting Register 19 - MDAC Values
  // P0, R19, b7.        MDAC = Power Up
  // P0, R19, b6-0.      MDAC = 8 (DAC_MOD_CLK = DAC_CLK / MDAC)
  0x13, 0x88,
  // DAC Setting Register 1 - AOSR Value
  //     -> ADC_Fs = CODEC_CLK_IN / (NDAC.MDAC.AOSR)
  //     -> 44.1KHz = 84.672MHz / (3.8.80)
  //     -> 48KHz = 92.160MHz / (3.8.80)
  //     -> MDAC * AOSR >= ResourceClass * 32
  //            - 8 * 80 >= 8 * 32 (256)
  //     -> 2.8MHz < AOSR x ADC_Fs < 6.2MHz
  //            - 80 * 44,100 = 3.528MHz
  //            - 80 * 48,000 = 3.840MHz
  //     -> AOSR must be a multiple of 8 (48KHz High-Performance)
  //     -> AOSR = 64, for Low-Power Mode
  //     -> AOSR = 128, for High-Performance Mode
  // P0, R20, b7-0       AOSR = 80 (ADC_Fs = ADC_MOD_CLK / AOSR)
  0x14, 0x50,
  // Audio Interface Setting Register 1 - Configuration
  // P0, R27, b7-6.      Interface Mode = DSP Mode (01)
  // P0, R27, b5-4.      Data Length = 16bits (00)
  // P0, R27, b3.        BCLK = Input (0)
  // P0, R27, b2.        WCLK = Input (0)
  0x1B, 0x40,
  // Audio Interface Setting Register 2 - Data Offset
  // P0, R28, b7-0.      Data Offset = 1
  0x1C, 0x01,
  // ADC Processing Block Set
  // Default PRB_P1
  // P0, R60, b4-0.     Processing Block: PRB_P1
  //    -> Filter A should be used for 48KHz High-Performance operation
  //    -> PRB_R1 - PRB_R6
  0x3D, 0x01,

  ////////////// Analog Configuration //////////////
  // Px, P0              Switch to Page 0
  0x00, 0x00,
  // Left ADC Volume Control Register
  // P1, R83, b6-0      Left ADC Volume = 0dB(000 0000)
  0x53, 0x00,
  // Right ADC Volume Control Register
  // P1, R84, b1-0      Right ADC Volume = 0dB(000 0000)
  0x54, 0x00,
  // Px, P1              Switch to Page 1
  0x00, 0x01,
  // MICBIAS Control Register
  // P1, R51, b6-5      MICBIAS1 = Power Down(00)
  // P1, R51, b4-3      MICBIAS2 = Power Down(00)
  0x33, 0x00,
  // Left ADC Input Selection for Left PGA Control Register
  // P1, R52, b1-0      LCH_SEL1 = IN1L(P) Single Ended 0dB (00)
  0x34, 0xFC,
  // Right ADC Input Selection for Right PGA Control Register
  // P1, R55, b1-0      LCH_SEL1 = IN1R(M) Single Ended 0dB (00)
  0x37, 0xFC,
  // Left Analog PGA Setting Register
  // P1, R59, b7        Left PGA is not muted (0)
  // P1, R59, b6-0      Left PGA Gain = +0dB (000 0000)
  0x3B, 0x00,
  // Right Analog PGA Setting Register
  // P1, R60, b7        Right PGA is not muted (0)
  // P1, R60, b6-0      Right PGA Gain = +0dB (000 0000)
  0x3C, 0x00,

  //////////////////// Power On ///////////////////
  // Px, P0              Switch to Page 0
  0x00, 0x00,
  // ADC Digital Register
  // P0, R81, b7.        Left Channel ADC Power = Power Up (1)
  // P0, R81, b6.        Right Channel ADC Power = Power Up (1)
  // P0, R81, b1-0.      Soft-Step Control = Enabled, 1 Step/2*Fs (01)
  0x51, 0xC1,
  // ADC Fine Volume Control Register
  // P0, R82, b7.        Left Channel Mute = No (0)
  // P0, R82, b6-4.      Left ADC Channel Gain =0dB (000)
  // P0, R82, b3.        Right Channel Mute = No (0)
  // P0, R82, b2-0.      Right ADC Channel Gain =0dB (000)
  0x52, 0x00
};

至于 AUD_CLK 和 AUD_FSYN 的方向、应从 CC256x 器件到 TLV、从 U5到 U12。

如果您需要对此演示中的 I2S 设置进行更多说明或有其他问题、请告诉我。

此致、

Michael

您好、Saito San、

正如我在上一篇文章中提到的、音频接口配置为 DSP 模式操作、而不是 I2S。 此模式的详细说明可在编解码器数据表的第10.3节： https://www.ti.com/lit/ds/symlink/tlv320adc3101.pdf 中找到

如果要将其更改为 I2S 模式、您需要执行两项主要操作：

1.您需要在 HAL.c 的 HAL_ConfigureCodec 中更改 TLV 编解码器配置、以启用 I2S 而不是 DSP 模式。 这是您需要自行执行的操作、或者在需要时向相应的编解码器组寻求帮助-我在这方面没有专业知识。

2.您需要将 CC2564设置为输出 I2S 格式的 PCM 而不是 DSP 格式。 为此，您需要修改 A3DPDemo_SRC.c 的 ReconfigureA3DPStream()函数，特别是 VS_PCM_Codec_Config()函数。 BTVS.c 中有有关该函数本身的文档、需要匹配编解码器设置。

此致、

Michael