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[参考译文] LMK04828：LMK04828

admin
Guru**** 2386620 points
Other Parts Discussed in Thread: LMK04828, LMX2594
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1484240/lmk04828-lmk04828

器件型号：LMK04828
Thread 中讨论的其他器件： LMX2594

工具与软件：

我们正在 ZCU208电路板上工作。 我们需要使用包含 LMK04828B 的 CLK104模块的外部时钟10.23MHz 生成1.96416GHz 采样率。

我在 TICS pro 中进行了配置、以生成245.52MHz、同时 CLKIn0作为10.23MHz 输入(外部基准输入根据 CLK104数据表通过 CLKin0提供)。

即使我没有将外部10.23MHz 馈送到 CLK104、以下配置也有效。 这将用于内部 VCO、可能无法准确生成1.96416GHz 采样率。 (这我要从 CLK104的外部输出(即 LMK 的 SDCLKOUT11)确认、根据配置、这应该为7.6725MHZ、但我在示波器中获得的是7.5MHz)。

 我观察到的另一件事是、如果我馈入外部时钟10.23MHz、CLK104模块 PLL 不锁定(我在 CLK104的 DS1 LED 中观察到这一点)。 只有使用上述10.23MHz 的 TICS Pro 配置馈送10MHz 时钟、该链接才会锁定。

请告诉我 CLk104模块是否适用于外部10.23MHz 参考时钟。

或者、是否有办法使用10MHz 内部振荡器实现所需的采样率1.96416GHz。

下面提供了 TICS Pro 配置的屏幕截图。

此致

萨尔曼

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    TI__Guru**** 2386620 points
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    尊敬的 Salman：

    首先、我要注意的是、您用于第一个 PLL 的相位检测器频率非常低、最终会导致相位噪声性能下降。 但是、您的板载 VCXO 的频率是10.23 MHz 基准的倍数。 因此、您应该能够将相位检测器频率设置为10.23 MHz。 当您将此值设置为 PFD1时、您仍然只能通过10 MHz 输入实现锁定吗？

    谢谢！

    Michael

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    您好、Michael：

    我已将 PLL1相位检测器频率修改为10.23MHz、但仍然仅在使用10MHz 输入时发生锁定。

    此致

    萨尔曼

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    TI__Guru**** 2386620 points
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    尊敬的 Salman：  

    感谢您与我分享这些信息。 我目前正在出差、但明天下午应该回到我的家庭办公室。 能否重现您的问题。

    谢谢！

    Michael

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    TI__Guru**** 2386620 points
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    您好、Michael：

    感谢您的答复。  

    这个问题是我们的首要任务。 请支持我们尽早解决这一问题。

    此致

    萨尔曼

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    TI__Guru**** 2386620 points
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    尊敬的 Salman：

    我刚刚回到办公室。 我将看看我是否能够复制该问题并在当天结束之前回复您。

    谢谢！

    Michael

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    TI__Guru**** 2386620 points
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    尊敬的 Salman：

    我想先说一下、我无法在实验室中测试您的确切值。 我们的 LMK04828评估模块预先装配了一个122.88 MHz VCXO。 但是、我能够使用相关122.88 MHz 和163.68 MHz 的 VCXO 频率的比例因子(~0.75)缩小您使用的所有值、以便我可以在使用相同的 R 和 N 分频器值的同时实现锁定(我不像之前那样担心 PLL2、因为您说它已经生成正确的输出、只要 VCXO 在驱动它、就应该这样做)。  

    使用此配置时、我发现两个 PLL 都锁定、如果我根本更改输入频率、PLL1会失锁。 我尝试了按比例缩小版本的10 MHz PLL1 - 7.51 MHz -并发现 PLL1失去了锁定。  

    总之、我无法在我的电路板上重现您的问题。 您能否分享您使用的电路板的原理图？ PLL1只能锁定到10 MHz 的输入频率这一事实使我怀疑电路板上的 VCXO 是10 MHz 的倍数。  此外、您能否告诉我 PLL2是否失去锁定？

    谢谢！

    Michael

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    您好、Michael：

    我附上了该板的用户指南。

    在板上、提到 VXCO 是160MHz、那么我的163.68配置不正确？ 它仅生成160MHz？  

    如果是、请告诉我如何继续实现1.96416GHz 采样频率。  

    关于 PLL2、它将锁定 always.e2e.ti.com/.../clk104-user-guide.pdf

    此致

    萨尔曼

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    尊敬的 Salman：

    如果您的板载 VCXO 是160 MHz 信号、那么 PLL1仅使用10 MHz 输入锁定就很有道理。 除非将板载 VCXO 替换为可提供163.68 MHz 信号的 VCXO、否则无法实现163.68 MHz 配置。 这也意味着、除非更改晶体、否则在双环路模式下将无法实现1.96416 MHz 的精确采样频率。  

    可以将您的配置更改为单环路模式、这将允许您向 OSCin 输入10.23 MHz 信号、然后使其与2455.2 MHz 的 VCO 频率同步、这将允许您输出锁相到输入频率的1.96416 MHz 采样频率-这不具有抖动清除的优势、并且需要一些电路板返工。

    谢谢！

    Michael

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    您好、Michael：

    单环路模式是否需要返工电路板？  

    如果尚未完成、请指导如何进行单环路模式配置以实现1.96416GHz。

    此致

    萨尔曼

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    尊敬的 Salman：  

    正如您在数据表中的图21中看到的(我已在下面附上)、您只能通过将信号输入到 OSCin 来使用单环路模式。 目前、您需要输入到 OSCin 的信号正在输入到 CLKin0。 您必须将该信号路由到 OSCin 以获得适当的单环路功能。

    谢谢！

    Michael

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    您好、Michael：

    感谢您分享这些信息。 根据 CLK104的数据表、无法将外部输入馈送到 OSCIn。  

    请建议、是否有其他方法可以使用10MHz 输入而不是10.23MHz 为1.96416GHz 生成参考时钟。  

     此外、设置分配模式是否有助于我们实现所需的基准时钟？ 我还看到它从 CLKIn1获取输入、这在该卡中可能不起作用？

    CLK104卡中有用于 ADC 和 DAC 的 LMX2594 PLL 芯片、这有没有帮助？

    此致

    萨尔曼

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    尊敬的 Salman：

    可以 通过10 MHz 输入而不是10.23 MHz 来生成1.96416GHz 的参考时钟。 请注意、由于 PLL2 N Divider 必须设置为高值、因此该配置的噪声性能将降低。 我添加了一个输出频率为7.6725 MHz 的 SYSREF 信号的配置。  

    e2e.ti.com/.../196416_5F00_sampl.tcs

    谢谢！

    Michael

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    您好、Michael：

    感谢您分享配置。 我已经在板上进行了测试、PLL 被10MHz 锁定并生成7.67MHz sysref 信号。  

    我想知道、您如何实现分频器值以获得所需的频率？ 是否可以使用任何方法来计算分频器值？  

    此致

    萨尔曼

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    尊敬的 Salman：

    实际上有一种方法可以计算给定基准频率和振荡器频率的 PFD 频率。 PFD 频率需要是这两个频率的最大公共系数、使用该值将确保所有值之间具有整数乘法关系。

    谢谢！

    Michael