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[参考译文] LMKDB1108：移除输入时钟时、LOS#不变为低电平

admin
Guru**** 2379760 points
Other Parts Discussed in Thread: LMKDB1108
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1510247/lmkdb1108-los-not-going-low-when-input-clock-removed

器件型号：LMKDB1108

工具/软件：

您好：

我有一个使用 LMKDB108Z100RKPT 的设计、在移除时钟输入时、无法使引脚1上的 LOS#变为低电平。  

以下是设置：

1) VDDA 为3.3V、

2) PWRGD/PWRDN#(引脚12)为3.3V、

3) SLEWRATE_SEL 通过4.75K 电阻拉至3.3V。

4) 引脚14、19、21和27上 CLK0、CLK1、CLK2和 CLK3的 OE#(输出使能)全部被拉至低电平。

5) 将 CLK0、CLK1、CLK2和 CLK3的 Reg0和 Reg1中的输出使能位编程为高电平。  

5)引脚1上的 LOS#通过4.75K Ω 电阻器上拉至3.3V。

我在 CLKIN_P (引脚8)和 CLKIN_N (引脚9)输入上提供了接近1400mVp-p 的差分输入时钟。  LMKDB1108的时钟输出显示 CLK0、CLK1、CLK2和 CLK3引脚上的1300mVp-p 差分时钟。 LOS#(引脚1)为高电平(通过4.75K Ω 电阻器拉至3.3V)。  我移除差分时钟输入并使 Clock_P 和 CLOCK_N 输入保持悬空(每个输入都有750mV 直流偏置)。  移除差分时钟输入后、所有输出时钟都会停止。  我预计引脚1上的 LOS#会变为低电平、但保持在3.3V (通过4.75K 欧姆上拉至3.3V)。 如有任何帮助、我们将不胜感激。  提前感谢。  

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    TI__Guru**** 2379760 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Kevin：

    您能否分享 LMKDB1108的原理图？

    谢谢、

    Michael

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    TI__Guru**** 2379760 points
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    Michael、

    这是我的原理图。  这花了一段时间才获准将其发送给您、因此请将其视为机密。  

    在原理图中、我们将以下信号设置为以下级别：

    1) REFCLK_PWR_ENABLE ->驱动至3.3V

    2) CLK_SLEWRATE_FAST ->拉至3.3V

    3) REFCLK_CTRL ->被驱动至低电平、这将启用 CLK0、CLK1、CLK2和 CLK3。   

    4)所有可编程输出使能均已启用、并允许输出时钟。

    5) CLKIN_P 和 CLKIN_N 时钟输入是100MHz HCSL 差分信号、在 CLKIN_P 和 CLKIN_N 输入之前进行交流耦合。  时钟的每个桥臂都是一个700mVp-p SE 信号。 当我断开100Mhz 时钟时、CLKIN_P 和 CLKIN_N 都达到大约750mv DC。   

    6) LOS#通过4.75K 电阻上拉至3.3V、然后直接连接到高阻抗 CMOS 输入接收器(3.3V 逻辑、泄漏电流为10uA)。   

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    TI__Guru**** 2379760 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    "我要你喂我。"  LOS# 始终为高电平。  当100Mhz 输入时钟开启并且时钟输出有效时、我预计该信号为高电平。  然而、当差分输入时钟被移除并且时钟输入悬空至~750mv 时、LOS#为高电平。  移除时钟输入后、我期望 LOS#变为低电平。    

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    TI__Guru**** 2379760 points
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    尊敬的 Kevin：

    我明天就去找你了。

    谢谢、

    Michael

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    TI__Guru**** 2379760 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Michael、您有机会看看这个吗？  我担心此部件无法正常工作、我可能应该切换到提供此功能的其他制造商。  再次感谢您的帮助。

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    TI__Guru**** 2379760 points
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    尊敬的 Kevin：

    感谢您的耐心。 我将 EVM 带入了实验室、并尝试通过将 CLKIN 引脚保持在750mV 附近来对您的问题进行仿真。 当我这样做时、器件未将其识别为有效输入、并且 LOS#引脚保持低电平。

    我对您的原理图有几个问题。  

    1.将 PWRGD/PWRDN 接线为低电平以启动是否有任何原因？ 如果静态接线为高电平、则可以实现更灵活的启动。

    2.如何端接您的输入信号(分流电阻似乎为 DNP)？  

    3.您的输入是交流耦合还是直流耦合? 您提到的输入焊盘保持在~750mV 的偏置电压。

    4、如何测量 LOS#上的电压?

    谢谢、

    Michael