[参考译文] LMK04832：需要 RF 引脚阻抗、但不需要在数据表中提供

尊敬的 Farron：

评估中是正确的 — 此器件的相位噪声性能在很大程度上取决于 CLKinX 输入以及 VCXO 输入的输入压摆率。

[引用 userid=“227735" url="“ url="~“~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1530577/lmk04832-rf-pin-impedances-are-needed-but-not-in-data-sheet “]"在“在高频下、建议使用电阻焊盘进行匹配。  一个由 Vicente 回答的“Ryan “ E2E 问题说、我们实际上不知道引脚阻抗、因此建议使用 3dB T 焊盘。  这是两年前的事、因此今天可能会有更好的信息

此外、这是建议的行动方案。 此器件未表征输入/输出引脚阻抗、但我们知道、在高频下、引脚的阻抗不再是 Hi-Z。 添加 3dB T 焊盘将确保阻抗更接近 50 欧姆、并且不会导致任何负载和压摆率/摆幅降低。

谢谢、

Michael

您好 Farron、  
为了补充 Michael 的评论、我建议使用 LMK1C 等器件来提高输入压摆率。  
这是最佳选择、因为使用缓冲器时的压摆率更好、会影响 1/f 噪声、因此输出 PN 的 PLL 区域将得到改善。  
有关更多信息、请参阅我的同事撰写的 AppNote。 LMK1C 等缓冲器在 TI 提供的所有缓冲器中具有最低的本底噪声、因此您可以提高 LMK04832 的输出 PN 性能、而无需担心压摆率成为瓶颈。 缓冲器本身的附加抖动也非常低。  

使用时钟缓冲器进行正弦波 — 方波转换

此致、  

Vicente  

您好 Michael、Vicente：

感谢您的及时回复。  

虽然在 Clkin1/Fin1 引脚上使用 3dB 焊盘可能是一种很好的做法、但在数学上、它必须减少摆幅和压摆率。  这些是正弦波信号、其中 dv/dt = Vpeak*6.28*f   

但是、如果在焊盘的输出为 50 欧姆负载时、通过测量 3dB 焊盘输入端提供的功率来“测量“作为电压摆幅函数的相位噪声下降、则在该输入端找到最小功率以防止相位噪声显著下降、然后计算 Fin 引脚上的输出侧电压摆幅、就好像该引脚具有 50 欧姆阻抗一样、 然后、该方法将获得驱动焊盘的可用功率、从而防止相位噪声下降。  我们只是不知道向引脚提供的实际功率、电压和压摆率是多少。  因此、在 Fin 引脚上指定电压摆幅要求实际上并不能满足一个有用的规格。 在匹配状态下向 3dB 焊盘提供的功率是一项有用的规格。   

由于在 2GHz 至 3GHz 的典型外部 VCO 频率下的压摆率非常高、因此驱动至该引脚的问题较小。  在 0.5Vpp 单端（最小规格）下、2GHz 下的压摆率将是 3.1V/ns、远远超过 0.5V/ns 要求。  这就是摆幅确实处于该水平、进入未知阻抗的情况。  典型的 VCO 输出功率范围约为+2dBm 至+6dBm。  这不足以驱动穿过 3dB 焊盘并以很大的裕度满足所需的摆幅。  例如、当 VCO 和引脚上的 3dB 焊盘的功率为+2dBm 且寄生损耗为 1dB 时、该引脚上的近似功率为–2dBm。  在 50 Ω 环境中、此值为 0.63mW 和 0.496Vpp。  因此、我们略低于 0.5Vpp 的最小指定摆幅、并且未考虑可能会将摆幅拉低的实际引脚阻抗。  为了安全地满足 0.5Vpp 要求并留有一定的裕度、这里确实需要一个射频放大器。  

更有可能的问题是满足传递到 OSCin 引脚的 VCXO 反馈上的 0.5V/ns 压摆率。  以 100MHz 处的 Crystek CVHD-950 3.3V 输出 CMOS VCXO 为例。  上升和下降时间最大为 3ns  使用 68 Ω 电阻器和 180 Ω 电阻器将 3.3V 分压至 2.2Vpp（保持低于 2.4Vpp 最大摆幅）、正好在分压器输出上提供 50 Ω 驱动。  假设引脚输入阻抗为 1k。  现在、在 SPICE 上仿真的分压器输出端具有 2pF 的寄生电容的 dv/dt 将为 0.6V/ns。 我们拧紧了针、实现了良好的回转和 dv/dt、但仅限于 dv/dt。   如果该引脚阻抗远低于 50 欧姆、则 dv/dt 不会> 0.5V/ns。  

例如、如果它为 100 欧姆、我们将获得 1.5Vpp 的摆幅、dv/dt = 0.42V/ns。  出于锁定目的、我们的最小摆幅仍超过 0.2V、但 dv/dt 已低于推荐的 0.5V/ns。  

在此频率和 100 Ω 引脚阻抗下、用户可能会使用高速示波器并测量引脚处的摆幅和压摆率。  更换分压电阻器可以将摆幅恢复到 2.2Vpp、从而将转换率增加回大约 0.7V/ns。   

因此、情况是可行的。  只是数据表中给出的结果并不能使其提前实现高度可预测性。  用户必须在实验室中进行修整、避免缺少有关引脚阻抗的数字信息。   

此致、  

Farron

 

尊敬的 Farron：

如果摆动确实处于该级别、进入该未知阻抗。  典型的 VCO 输出功率范围约为+2dBm 至+6dBm。  这不足以驱动穿过 3dB 焊盘并以很大的裕度满足所需的摆幅。  例如、当 VCO 和引脚上的 3dB 焊盘的功率为+2dBm 且寄生损耗为 1dB 时、引脚上的近似功率为–2dBm[/报价]

引脚在高频下的阻抗未知、但我们知道它很低、建议电阻焊盘匹配到 50 欧姆、以防止不匹配。

您可以查看我们的参考设计、该设计将 122.88MHz VCXO 的直接输入到 OSCin 引脚中 (https://www.ti.com/lit/pdf/snau215)。 鉴于 VCXO 的工作频率远低于 3GHz 范围、建议使用电阻焊盘、您可以假设 OSCin 引脚的输入阻抗将为 50 欧姆。 如果您担心压摆率、使用 LMK1C 对 VCXO 输出进行平方处理可缓解该问题（在我们的参考设计中不出现，但一种输入阻抗匹配到 50 欧姆的可行解决方案）。

谢谢、

Michael  

您好 Michael：   

对于这种高性能设计、我们会跳过每个跳频、以保持最低的 ADC 时钟抖动、从而实现最大有效位数。  这包括超低噪声外部 VCO 和低相位噪声缓冲等步骤、以及使用超低噪声电源来支持这些步骤。  在这方面、我们稍微超出了正常用例、但随着时间的推移、更多的客户将追求更高的性能、因为这些 ADC 位和孔径抖动不断改善并需要更低噪声的时钟。  试图实现最佳性能的客户正在认真考虑 Texas Instruments 给出的建议、即将 VCXO 反馈 (OSCin) 的 dv/dt 保持在高于 0.5V/ns 的水平、同时通常在可行时使用差分驱动来保持摆幅到范围的高端、并尽可能降低附加抖动（LMK1C 对此是不错的）。  为此、他们需要引脚阻抗和/或引脚模型来实现精密设计、或者他们需要提供额外驱动选项（这可能会增加很多 PCB 面积）、并进入实验室、然后通过测量方法尽可能对其进行修整。  

作为 Texas Instruments 部件的粉丝和 40 多年经验的旧射频盐、我的建议是：

1.提供这些阻抗,并使它尽可能容易对您的客户。  

2.提供有关如何设置最佳驱动的应用材料,再次使您的客户更容易。  在这一领域、芯片提供商和 VCO/VCXO 提供商的联合行业尚未真正携手合作、为用户提供易于连接的最高性能设计方法、以提取合成器芯片允许的每 dB 噪声改善。 发生这种情况的原因是 Texas Instruments 和 Analog Devices 已经稳定地改善了分压器和电荷泵的“PLL 噪声“、随后便会暴露出较低级别的噪声源（例如低 dv/dt）、通过精确开关时间的不确定性引入抖动。 模块供应商通常没有跟上这一步伐,尽管公平地说,他们没有一个简单的工作提供更高的摆幅和 dv/dt 利用更好的芯片噪音在外形尺寸和提供已经相当标准化多年的信封,更不用说,他们是在很大的成本压力下.  但是、如果基于现代低噪声合成器 IC 的最佳性能进行了深思熟虑的尝试、他们可能会做得比现在更好。

3.在 PLLatimum SIM 中添加摆幅和 dv/dt 参数,以便在接口条件不完美的情况下获得相位噪声和抖动时可以考虑到这些参数。  Dean Banerjee 是一位高级专家、将知道如何做到这一点。  

LMK1C 是否以芯片形式提供、其中可将其添加到模块内的较低相位噪声正弦波 VCXO、以仅用较小的附加抖动将其缓冲至高达高 dv/dt？ 这样可以避免使用现在通常用于晶体振荡器模块中的速度更慢、噪声更大的 CMOS 缓冲器。  如果芯片不可用、2x2mm WSON 可能可行。   

如果您想更详细地讨论、我的联系信息如下。   

此致、  

Farron

www.longwingtech.com

farron.dacus@longwingtech.com

尊敬的 Farron：

感谢您的反馈、我将继续通过。

LMK1C 仅可用于 2 x 2mm WSON 封装和 3 x 4.4mm TSSOP 封装。

谢谢、

Michael