• 状态 Resolved
  • 已锁定 已锁定
  • 回复 4 回复
  • 订户 0 订户
  • 视图 23 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] LMK00308：如果我向 CLKin0 和 CLKin1*施加相同的时钟输入信号、会发生什么情况？

admin
Guru**** 2390755 points
Other Parts Discussed in Thread: LMK05318

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1533423/lmk00308-what-happens-if-i-apply-the-same-clock-input-signal-to-clkin0-and-clkin1

器件型号：LMK00308
Thread 中讨论的其他器件：LMK05318

工具/软件：

有关详细图片、请参阅随附的文件。

1.我想询问当时钟输入线按如下所示进行配置并进行输入选择时、时钟输出 (CLK_OUT_P、CLK_OUT_N) 会发生什么情况。

1) 向 CLKin0 和 CLKin1*应用相同的时钟输入信号 (CLK_IN_P)

2) 将相同的时钟输入信号 (CLK_IN_N) 应用于 CLKin0*和 CLKin1。

问题 1) 当 CLKin_SEL1=0 且 CLKin_SEL0=0 时、输出信号是什么？

问题 2) 当 CLKin_SEL1=0 且 CLKin_SEL0=1 时、输出信号是什么？

2.在与上一个问题相同的设置条件下、CLKin1 和 CLKin1*之间具有 100 Ω 终端与 CLKin1*之间有什么区别？

e2e.ti.com/.../Question-about-LMK00308.pptx

3. 在与上一个问题相同的设置条件下,您可以在 EVKIT 上测试,并告诉我结果吗?

  • 0
    TI__Guru**** 2390755 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、  
    有一个可选的输入多路复用器。  

    此表将回答您的大多数问题。  
    端接没有任何区别、它是为了确保您的驱动程序得到适当的端接。   
    LVDS 需要一个差分 100 Ω 终端。  

    此致、  

    Vicente  

  • 0
    TI__Guru**** 2390755 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    感谢您的及时回复。 如有其他问题、我正在与您联系。

    我知道这个芯片选择和输出。

    如下图所示、当输入信号拆分为相反的信号时、我很好奇输出会是什么样子。

    我想知道如何设计电路

    当相同的信号、正时钟 (CLK_IN_P) 被输入到 CLKin0 和 CLKin1*时、

    相同的信号、负时钟 ((CLK_IN_N)、输入到 CLKin0*和 CLKin1。

    此外、在输入分离时钟输入时、我想知道是应该在每个输入端放置 100 Ω 终端、还是只在一侧放置。

    时钟输入和输出均为 LVDS。

    输入分离时钟时、我想知道在案例 1 和案例 2 之间哪一个是正确的。

    案例 1) CLKin0 和 CLKin0*：100 Ω、CLKin1 和 CLKin1*：100 Ω

    案例 2) 仅 CLKin0 和 CLKin0*：100 Ω

  • 0
    TI__Guru**** 2390755 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Vicente：

    客户希望制作 2 个不同的时钟；一个同相、另一个异相。

    换句话说、如果  CLKin_SEL1=0 且 CLKin_SEL0=0、  则会生成同相时钟输出；如果  CLKin_SEL1=0 且 CLKin_SEL0=1、则会生成异相时钟输出。 您认为这可以正确实现吗？

    如果正常工作而没有出现任何问题、如何端接 CLKin0/0*和 CLKin1/1*？ 每个输入端是否需要 100 Ω 端接（第 2 个图）？ 或者只有一个输入（第一个图）？

    最后、您是否有与此相关的测试结果？ 如果没有、您是否能够使用 EVM 测试此条件？

    此致、

    Austin

  • 0
    TI__Guru**** 2390755 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Austin：  
    客户对反相输出的要求是什么？  
    为什么不仅要使输出的布线方式能够交换 P_N？
    这将确保不必担心由于 IN_SEL 多路复用器在输入之间变化而导致的干扰。 只要切换输出、您就会看到一些毛刺脉冲、因为考虑到输出与输入时钟异步、通常会有一个稳定时间。  

    该器件不用于 动态开启输入、因为输出没有同步或门控。 由于切换时输入缓冲器的上电时间和内部偏置、也会有一些延迟。

    为了对输入基准源进行无干扰切换、一个替代器件可以是 LMK05318、因为当该器件在 DPLL 模式下运行时、它可以在基准输入之间提供无缝转换。

    此致、  

    Vicente