[参考译文] CDCE6214Q1TM：LVDS 时钟分配和缓冲器要求

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Other Parts Discussed in Thread: LMK00334, SN74LVC2G17, DS90LV028A, CDCE6214-Q1, DS90LV001, CDC6C, CDCE6214Q1TM, SN65LVDS2, DS90LV018A, DS90LV017A, ADS1299

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1526566/cdce6214q1tm-lvds-clock-distribution-and-buffer-requirement

器件型号：CDCE6214Q1TM
主题中讨论的其他器件：CDC6C 、LMK00334 、SN74LVC2G17 、DS90LV028A、 SN65LVDS2、 DS90LV018A、 DS90LV017A 、CDCE6214-Q1 、DS90LV001 ADS1299

工具/软件：

尊敬的团队：

我计划为我的应用使用时钟发生器、它需要至少 2 个输出、一个频率固定在 2.048MHz 上、转到 ADS、另一个频率可能从 2 个–8MHz 到 MCU 不等、输入来自具有 12.288MHz 或 25MHz 的晶体（任何一个基于可行性）。

时钟信号布线将连接到背板上的多个电路板、端到端的布线长度最大为~400mm

我对时钟发生器的担心是：

1. 是否可以从 EMI/EMC 角度使用单端时钟信号？
2.如果我使用单端信号,时钟发生器的驱动强度是否足够好,还是驱动器侧需要缓冲器?
3.如果我使用 LVDS 信号、时钟发生器的驱动强度是否足够好、或者我是否需要在驱动器侧使用 LVDS 缓冲器、您可以为接收器侧推荐一些 LVDS 到单端 2：2 转换器？
4.有一个很可能,我可以使用不同的时钟发生器与单端输出。如果强烈建议使用 LVDS、您可以推荐一些单端至 LVDS 转换器吗？

谢谢你

3 个月前

0 admin 3 个月前

TI__Guru**** 2386610 points

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您好：

1、通常、差分时钟信号的性能优于单端信号。可以根据时钟发生器的性能使用单端、但强烈建议将布线作为差分对进行布线、以模拟差分时钟信号性能。（请参阅本应用手册的第 2 页：www.ti.com/.../snaa408.pdf）

2.你打算驾驶多少载荷? 我们的 CDC6C 振荡器能够通过单个时钟驱动多个负载、但对于任何其他情况、我们建议进行缓冲。

3、您可能需要一个缓冲器、但 TI 产品系列中没有 LVDS 至 CMOS 转换器。

4.当然、根据所需的时钟数量、LMK00334 可能会合适。

对于实际的时钟发生器、我有一些问题：

-您尝试使用 2.048MHz 和 2 –8MHz 时钟驱动多少负载?

- 2 –8MHz 时钟是否为日后选定的固定频率? 或者在应用中该时钟频率是否需要更改？

-您需要完整的 2 –8MHz 系列吗? 我们的一些时钟发生器的最小输出频率为 2.5MHz。

-接收器是否需要 LVDS 或 LVCMOS 输入时钟?

此致、

CRIS

0 admin 3 个月前

TI__Guru**** 2386610 points

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尊敬的 Cris：

时钟发生器将放置在一个模块或背板/载板上、每个模块将具有 1 个具有 4 个–8MHz (2.048MHz) 的 MCU (2 个 ADC)、两者都是单端时钟输入。 ADC IC 的频率固定在 2.048MHz、MCU 频率固定在 2 到 8MHz 的范围内。

由于都是单端输入、因此我必须使用 LVDS 接收器将差分时钟转换为单端时钟。将有 4 到 5 个模块、因此 4 到 5 个接收器考虑 2 个通道接收器。如果我将单通道用于 2 个时钟信号、最多可以有 10 个接收器。

我选择 CDCE6214Q1TM、因为它可同时支持单端和差分时钟输出。

在第一个选项中、我计划使用单端时钟和单端缓冲器、例如 SN74LVC2G17。

对于第二个选项、我计划在时钟输入端使用 LVDS 时钟源和 LVDS 转 CMOS 转换器、例如 DS90LV018A（1 通道）、 SN65LVDS2 （1 通道）或 DS90LV028A（2 通道）。除此之外、我时钟发生器输出端是否需要 LVDS 缓冲器？

第三种选项是在时钟源使用单端输出和 LVDS 发送器、在时钟输入端使用 LVDS 接收器、如 DS90LV017A（LVDS 驱动器）至 DS90LV018A（LVDS 接收器）。

以下哪些选项会是更好的选择、我是否需要为第二个选项提供缓冲区？

谢谢你

0 admin 3 个月前

TI__Guru**** 2386610 points

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Vinaayaka,

我同意 CDCE6214-Q1 应该合适。从基准测试来看、使用 24.576MHz xtal 基准能够生成所需的具有最佳性能的配置。

如果不担心 EMI、我推荐第一种选择。第三种选择似乎是元件数量过多。

关于第二个备选方案、我将一项建议与我目前对该制度的理解合并在一起。您能仔细查看一下、然后进行所需的任何调整吗？我当时可以对这项建议作出必要的修改。

此致、

CRIS

0 admin 3 个月前

TI__Guru**** 2386610 points

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尊敬的 Cris：

我的时钟树设计与您分享的方框图一致、但为了减少元件数量和减小尺寸、我计划在 LVDS 至 CMOS 转换器块中为 MCU 使用 2 个 DS90LV018A、将使用 4 个 ADC（即 ADS1299）。对于 LVDS 缓冲器块、我计划对两个时钟信号使用 2 个 DS90LV001 缓冲器。

使用单个 LVDS 接收器驱动 4 个 ADS 是否有任何问题？如果有任何问题、我最多可以驱动多少个 ADS？

0 admin 3 个月前

TI__Guru**** 2386610 points

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Vinaayaka,

我懂了。感谢您更新方框图。我不熟悉 DS9x 产品线、因此我会与其他人联系、他们可能会回答您的问题。

此致、

CRIS

0 admin 3 个月前

TI__Guru**** 2386610 points

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尊敬的 Vinaayaka：

是负责 LVDS/M-LVDS 器件的应用工程师。

对于差分至 CMOS 转换器方框图问题 — DS90LV018A 可以轻松提供至少 400uA 的输出电流（它很可能会增大 — 但我们已将其规格为在高电平驱动时采用 400uA — 您将获得用于驱动低电平信号的 mA 电流电平） -您正在查看的 ADS 器件的输入时钟似乎是+/–10uA — 所以我没有看到一个巨大的问题,驱动其中 4 个从电流容量的立场 — 我最大的问题是这些引脚的电容（它不是在 ADS 器件上指定） -由于输入引脚之间的传播延迟可能会增加 ADC 之间的偏移 — 这很可能会在系统的布局中解决-我怀疑引脚的电容将会太大,你看的速度.

总之、很可能没问题、需要考虑一些布局注意事项、以便每个时钟输入的输出信号传播延迟时间都相同、从而防止在时钟之间增加偏斜、但除此之外、器件应该完全能够做到这一点。

如果您有任何其他问题、请告诉我、我将了解我可以做什么！

此致、

Parker Dodson

0 admin 3 个月前

TI__Guru**** 2386610 points

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很棒！感谢您提供的信息。我会尝试这种方法,如果我有任何疑问,会返回给你。

0 admin 3 个月前

TI__Guru**** 2386610 points

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嗨、Parker、很抱歉我没提问题。 DS90LV001 缓冲器可以驱动多少个接收器？如果我要添加更多模块、它会如何影响缓冲器的信号？

我还会请求 Cris 重命名该共享文件或将其删除

谢谢你

0 admin 3 个月前

TI__Guru**** 2386610 points

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Vinaayaka,

我已删除该文件。

此致、

CRIS

0 admin 3 个月前

TI__Guru**** 2386610 points

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嗨、Parker、

您能否回答 Vinaayaka 的其他问题？

此致、

CRIS

0 admin 3 个月前

TI__Guru**** 2386610 points

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尊敬的 Vinaayaka：

我对我这边的延迟深表歉意。

因此，从技术上讲，它可以支持多点应用 — 但有一些相当大的限制，一般规则是 32 — 但这方面有一些重要的注意事项。这实际上不是扇出缓冲器、但信号中继器的输出特性会类似于任何符合 LVDS 标准的驱动器。

1.存根长度必须非常短 — 并且系统真的应该以菊花链方式连接-我不确定系统中是否可以这样做 — 即总线仍然需要点对点,因为只有最后一个节点在线路上端接。

2.由于只有一个节点可以端接,并且该节点距离互连最远,因此不可能有从缓冲器输出到接收器的等距距离 — 接收器的路径长度将与我假设的基于方框图的系统外观略有不同。

3. 根据每个接收器之间的距离,您可以将一个端接放置在总线末端,用小残桩连接到接收器 — 这不是理想的 -但它可以让您保持从缓冲器到任一接收器的距离更等距的设置 — 终端距离最后一个接收器越远,反射导致问题的可能性就越大（即由于 LVDS 器件速度很快，如果接收器和线路端接之间的距离过大，就创建了另一条传输线，因此端接的效果可能会严重降低）。

因此、理想情况下、LVDS 是点对点的 — 但它可以支持多点解决方案 -对于这个特定的系统，这可能很难实现 — 遗憾的是，这是 LVDS 的一个限制。

如果您有任何其他问题，请告诉我 — 我正在将此主题分配给自己，因此如果您有其他问题，请直接将其发送到我的收件箱，希望不会再次出现较大的响应延迟。

此致、

Parker Dodson

0 admin 3 个月前

TI__Guru**** 2386610 points

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尊敬的 Parker：

如果模块放置在背板上、使得所有模块都分支到 LVDS 线路上、直接在背板上运行、而背板的末端端接、如下图所示、其中绿色部分是模块、红色部分是背板、这是否可以、或者我是否需要以菊花链形式连接？它是否不会在模块间增加更多偏差？

0 admin 3 个月前

TI__Guru**** 2386610 points

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尊敬的 Vinaayaka：

菊花链将允许无端桩线具有尽可能短的残桩长度。如果残桩足够短、则可以使用上述布局。残桩的传播延迟应小于器件最小差分转换时间的 30%，这是正常的 — 但越短越好。如果您不这样做、信号频率越高、未端接残桩就会被视为并行传输线、这是您需要避免的情况。

对于该器件、列出的最短转换时间是下降时间、其列出的值最小为 225ps、因此理想情况下、残桩的传播延迟需要小于 67.5ps、这就是我最初建议采用菊花链的原因、但这可能在您的系统中无法实现。

此致、

Parker Dodson

时钟和时序（参考译文帖）

时钟和时序（参考译文帖）(Read Only)

[参考译文] CDCE6214Q1TM：LVDS 时钟分配和缓冲器要求