[参考译文] LMK05028：DPLL 基准时钟输入

您好、  

我将进行深入研究、看看使用 125MHz LVCMOS 输入是否存在任何限制。 明天我会给您提供一些反馈。  

尊敬的 Lewis：

感谢您的快速答复。

还有一个问题、我们正在 PLL 输入电平下映射的恢复时钟为 2.5V、PLL Vin 电源电压为 3.3V。  它会正常工作吗？  因为我们无法进行电平转换。

• 这里连接了 PLL 器件原理图。 请查看一次并提供您的 feedback.e2e.ti.com/.../Qbit-PLL-DSN.pdf

尊敬的 Shashikanth：  

这个设置应该没有问题、LMK05028 基准输入 的额定工作电压最小为 1V 的单端摆幅。 我还审阅了原理图、看起来不错、我这边没有其他反馈  

感谢您的反馈。 这对我们帮助很大。

尊敬的 Lewis：

我们是否可以将 FPGA 的 1.8V PPS 差分输出连接到 LMK00804BPW 缓冲器。它是否正常工作？

您好、Lewis、很抱歉有回头的问题。

在 LMK05028 PLL 中、我们为 GPIO 引脚提供 1.8V 电源、而 VDDDIG 电源连接到 3.3V。这是否可行、还是我们需要相对于 VDDDIG 连接 GPIO 引脚？   请确认。

还有 PLL 输出、一个连接到 FPGA GTH（收发器）组、另一个连接到 HP Bank (1.8V)。是否可以工作？

此致、

J Shashikanth Reddy

尊敬的 Shashikanth：  

对于 LMK00804B、应该可以使用差分 1.8V 1pps 作为输入、但您必须仔细检查是否未违反差分输入摆幅最大值或共模要求。 差分对的每个桥臂是否都从 0V 摆动到 1.8V？ 或者这是其他类型的信号格式吗？

对于 LMK05028、GPIO 与 1.8V 逻辑兼容、因为任何高于 1.2V 的电压都被视为逻辑高电平、因此我认为这应该可以。 您能否澄清一下时钟输出的要求？ 由于您的原理图中的输出是交流耦合的、因此我假设接收器将有自己的端接/偏置方案来设置正确的共模电压。 不同的接收器是否对时钟具有不同的振幅要求？  

您好 Lewis、感谢您的答复、

我们的 PLL 输出是交流耦合的、它将产生不同的输出、2 个输出将变为 GTH 基准时钟、一个时钟输出将变为 LVDS2V5、另外一个输出将变为 LVDS1V8。  

相关 LVDS1V8 规格表已附加以供参考。 且 内部不提供偏置和端接。

对于 GTH、我们有内部端接、VCIM 是 800mV。  

我们是否遇到了任何 PLL 输出问题。 如果是、我们如何纠正？

此致、

J Shashikanth Reddy

尊敬的 Shashikanth：  

当您说 LVDS 1.8V 时钟没有内部输入终端时、是否仍有外部包含的 100 Ω 差分终端？ LMK05028 的交流 LVDS 驱动器需要 100 Ω 端接电阻才能产生正确的信号幅度。 假设有一个外部 100 Ω 终端、则 LMK05028 应能够满足振幅要求。 您仍需要某种偏置来设置共模电压、无论是在接收器外部还是在接收器内部。  

尊敬的 Lewis：

感谢您的澄清。

是的、我们为来自 LMK05028 的 LVDS 时钟提供了一个外部 100Ω 差分端接。 我们还将确保按照建议在接收器侧实现适当的共模偏置。

感谢您的支持。

此致、
Shashikanth