大家好,团队
美好的一天! 我代表客户发布此信息。
我已在下面分享了调查的全部详细信息:
我正在使用 CDCLVC1104PW 缓冲来自 FPGA (Spartan6)的传入时钟(100MHz-200MHz),并将它们应用到四个数模转换器(AD9742ARU)。 TI 数据表中的所有布局建议都试图满足。 但是,CDCLVC1104PW 的输出值相同,大约为60 MV (似乎所有输入时钟的更改都被忽略)。 此外,电源电压和高电平输入 CLK 为3.3V,输入 CLK 正确满足 VHL 和 VLH 的要求。
“时钟缓冲 IC”的所有输出信号都有相同的问题(与输入信号变化相关的输出针脚没有变化)。 此外,我尝试了不同的输入 CLK,频率为10MHz,50MHz,200MHz,甚至我直接对输入引脚(以及 GND)应用了3.3V,但输出引脚始终等于‘0’。
即使将输出引脚与电路的其余部分分开,情况也不会改变。
如果有任何问题或解决方案可以解决,请告诉我。
印刷电路板布局,原理图,输入时钟,VCC 和输出的一些图片如以下所示(随附文件):
e2e.ti.com/.../CDCLVC1104PW-Problem.docx
此致,
乔纳森