[参考译文] LMK04832：用于500MHz 输入频率的 VCXO 和回路滤波器

Noel，您好！

感谢你的回复。

当我使用100MHz VCXO 锁定499.664MHz/5时，我必须将其拉至99.9328MHz (偏移67.2kHz)。 所以我需要更大的拉范围，至少672 ppm？ 使用常见的 VCXO 是否可能实现这一点？

第二件事是，我需要动态调整输入频率+/-2kHz。 这是测试的一项要求，在测试中，我们的射频会发生变化，以检查一些性能参数。 因此，PLL1的回路带宽对于这种频率调谐来说必须足够大？

所以我认为主要的问题是找到一个可以拉宽到足以让 PLL1锁定499.664 MHz 的 VCXO？

如果我在这里误解了任何内容，请纠正我的错误。

此致，

亨德里克

你好亨德里克，

因此，您的基准时钟实际上是499.664MHz，您需要以2kHz (=调制频率)的速率将此频率更改为+/-10kHz (=频率偏差)？

对于499.664MHz 参考时钟，100MHz VCXO 不是一个好选择，正如您所指出的，VCXO 的拉范围太高。 您可能需要定制的99.9328MHz VCXO。  

如果调制频率为2kHz，则环路带宽必须大于2kHz。  

您的参考时钟有多差，您希望在抖动消除器后看到多干净？ 我考虑使用单环路合成器或时钟发生器，而不是双环路抖动消除器。 如果此解决方案有效，我们可以保存 VCXO。

Noel，您好！

[引用 userid="90437" url="~/support/clock-time-group/clock-and -timing/f/clock-time-forum/1068466/lmk04832-VCXO-and 循环过滤网-for-500MHz-input-frequence/3955089#3955089"]，因此您的参考时钟实际上是499.6kHz，频率偏差=1064kHz[此处引用频率差为2kHz，频率为2kHz [此处]。

在测试模式下，此参考时钟被调谐为+/-2kHz。 (我的第一个初始条目中的10kHz 错误。 它仅为+/-2kHz)。 这种情况发生得非常缓慢，因此没有调节频率可以处理。

[引用 userid="90437" url="~/support/clock-time-group/clock-an-timings/f/clock-time-forum/1068466/lmk04832-VCXO-and loop-filter-for-500MHz 输入频率/3955089#3955089]499.664MHz 基准时钟，您的选择范围太小，无法确定。 您可能需要定制的99.9328MHz VCXO。  [/引用]

这是我的担心，我们找不到符合所需频率范围的定制 VCXO。 我将寻找定制解决方案及其成本。

[引用 userid="90437" url="~/support/clock-time-group/clock-an-timings/f/clock-time-forum/1068466/lmk04832-VCXO-and loo-filter-for-500MHz 输入频率/3955089#3955089]\n 您的参考时钟有多差，在抖动后您希望看到的清洁度有多大？ 我考虑使用单环路合成器或时钟发生器，而不是双环路抖动消除器。 如果此解决方案有效，我们可以保存 VCXO。

参考时钟通过较长的布线距离从数字时钟恢复。 其抖动约为30ps。

使用抖动消除器，我们必须至少将时钟清洁到低于1PS 的抖动。 但任何进一步的改进都是很好的，因为我们仍然没有任何要求。

单环路 PLL 是否可能出现低于1PS 的抖动？ 是否可以选择在单环路模式下使用 LMK04832进行此类粗清洁，而在双环路模式下使用自定义 VCXO 则可选，以便仅在具有高抖动要求的设备上更好地清洁抖动？

此致，

亨德里克

你好亨德里克，

好的，让我们继续使用 LMK04832，以便灵活地选择抖动消除性能选项。

如果我们只使用 PLL2，而不考虑输入时钟噪音，则输出抖动约为0.5 ps。

如果您可以提供输入时钟的相位噪声图解，我可以做出更好的估计。  

Noel，您好！

感谢您的计算。 0.5 ps 对于单环路 PLL 似乎很有希望。

下面是一幅蜂蜜相噪声图解。 它还包含抖动分解分析。

亨德里克