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[参考译文] LMK04832：ClkIn0调整输入频率范围

admin
Guru**** 2550300 points
Other Parts Discussed in Thread: LMK04832

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1084068/lmk04832-clkin0-adjust-input-frequency-range

部件号：LMK04832

您好，Team，

利用所附的配置，我看到输入频率从10MHz 降至9.9995MHz 后 PLL1松动 DLD。 根据我的系统设计，我希望 PLL 的输入时钟会有一些变化。

集成电路 Pro 中是否有允许此操作的设置？

再次感谢您的帮助！！
e2e.ti.com/.../Default.tcs

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    TI__Guru**** 2550300 points
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    您好，

    似乎已经存在类似/重复的线程。  

    (+) LMK04832：PLL 以10 MHz 信号松开锁定-时钟和计时论坛-时钟和计时- TI E2E 支持论坛

    希望，这对您有所帮助。

    谢谢！

    此致，

    阿耶特·帕尔

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    TI__Guru**** 2550300 points
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    您好，Ajeet，

    感谢您的回复，我确实看到了这篇文章，但我想知道是否有一个可以避免硬件修改的解决方案。

    我在双环路模式下使用 LMK04832 (抑制器已禁用)，因此当 ClkIn0下降500Hz 时，我在 PPL1上松开 DLD，但 DAC 仍保持锁定状态，使 PLL2保持在 DLD 中。

    LMK04832中是否有可修改的配置或寄存器以增加 PLL1的输入 BW？

    再次感谢！

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    TI__Guru**** 2550300 points
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    您好，Grant，

    我建议尝试增加 KPD，从而增加 PLL1的输入 BW，而不是更换回路滤波器组件。 它会尝试跟踪输入参考信号的变化。

    谢谢！

    此致，

    阿耶特·帕尔

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    TI__Guru**** 2550300 points
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    您好，Ajeet，

    感谢您的建议，我确实试图将 KPD 提高到650uA，但没有任何运气。 我担心将其拉得太高会给系统带来稳定性。

    我还在 DLD 丢失期间监控了 DAC 状态，似乎在 DLD 丢失后 DAC 停止更新。 考虑到我的抑制器已禁用，这是预期的吗？ 我本想 DAC 会在尝试重新获取 DLD 时继续更新吗？

    再次感谢，

    赠款

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    TI__Guru**** 2550300 points
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    您好，Grant，

    您是否也尝试过使用 holdover enable 选项？ 如果 DLD 仍然丢失，我认为您需要使用 更高的 PLL1环路 BW，这可以容忍输入频率的变化。

    谢谢！

    此致，

    阿耶特·帕尔  

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    TI__Guru**** 2550300 points
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    您好，Ajeet，

    我尝试了启用了抑制的选项。 在这种情况下，设备将进入抑制，从不会从 PLL1 DLD 损耗中恢复。

    修改硬件的循环文件管理器后，此问题就消失了。

    感谢您的所有帮助！