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[参考译文] LMK0.4803万:PLL2双倍器

Guru**** 2391415 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/613372/lmk04803-pll2-doulber

部件号:LMK0.4803万

在有关PLL2频率倍增器的第29页中,它显示"请勿使用禁用的倍增器(EN_PLL2_REF_2X = 0),PLL2 R除法值为1。 这是真实的陈述吗?  

对于PLL,经验法则是,在带相噪声中,PDF越高,噪声越好。 但是,通常情况下,倍增器或乘法器会降低相位噪声性能。  

在我们的系统中,10MHz的参考时钟被馈入OSCin。 我们观察到,

1.当双倍加器启用PLL2 R = 2时,相位噪声会更糟。

2.如果PLL2 R =2并且禁用了倍增器,则输出的两端都有两个峰值(100MHz),

3.如果我们设置R = 1,则峰值消失。 但是,这违反了第29页中的规定(见上文)。  

4.是否需要设置其他设置来执行第29页中所述的操作?  

谢谢你。  

此致。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好,

    通过倍增器的时钟树路径比没有倍增器的路径更好,这就是为什么有人建议使用倍增器,然后使用RDIV=2。 您是否已针对正在使用的PFD频率正确设置PLL环路滤波器? 请保存配置文件并将其发送给我们。 同时向我们发送两个案例的示波器快照。

    此致
    普奈特
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    您好,Puneet,

    1.集成回路滤波器设置尚未更改,根据WEBENCH,设置为C3,C4,R3和R4;

    2.只使用PLL2;

    3.我们其中一个应用需要10MHz或100MHz输入(OSCin引脚),输出为100MHz;

    4.对于C3,C4,R3和R4以及外部回路滤波器(R1,R2和C2),您是否有任何建议的设置?  

    5.另一个应用是10MHz或100MHz输入(OSCI)和250MHz,500MHz输出,我们是否可以只更改集成回路滤波器而不是外部滤波器,以获得最低相位噪声?

    谢谢你。  

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    你好

    仅限单回路PLL2模式中的相位噪声取决于输入时钟相位噪声。 您必须相应地设置带宽。 更改PLL2反馈分频器(10M/100MHz输入)也会影响PLL带宽。 我建议使用WebBench工具进行带宽计算。 WebBench中还有一个相位噪声模拟工具。 请使用该值来估计输出处的相位噪声。 这应有助于优化带宽设置以获得最佳性能。

    此致
    普奈特