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[参考译文] CDCVF2.5081万：高乘PLL的好选择？

admin
Guru**** 2511415 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/608627/cdcvf25081-good-choice-for-high-multiplication-pll

部件号：CDCVF2.5081万

大家好。  

我正在为PLL寻找高乘法解决方案。  

CDCVF2.5081万是否是~80万X频率乘法器PLL @输出~50MHz的理想选择？  

输出频率在我要查找的范围内，我想知道 CDCVF2.5081万在使用该量级的分频器时的工作效果如何。  

谢谢。

谢谢，

 

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    TI__Guru**** 2511415 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Bob，您好！

    您能否提供有关设备使用方式的更多信息？ 输入频率限制为最小8 MHz，最大200 MHz。 由于设备没有对内部分隔器进行编程的选项，因此您要设置分隔器的位置。 方框图有助于了解您的要求。

    此致
    普奈特
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    TI__Guru**** 2511415 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    感谢您的帮助，Puneet。  

    我正在寻找输入时钟为50~60 Hz的PLL解决方案。对于49.152 输出的时钟乘法为81.92万。  产生的49.152MHz输出将使标准的Delta-Sigmoid音频编解码器时钟频率达到大约48kHz。 此类日期转换器需要比其转换的音频频率快得多的时钟频率，以适应超采样等  

    我原本希望CDCVF2.5081万能够在正确的电路中实现高X系数，同时提供低抖动，但或许Fractional -N可能是以足够低的抖动实现频率乘法的唯一方法。

    因此，为了澄清和完善我的查询，我想知道TI是否有芯片或芯片组(可能包括TI Fract-N芯片组)，可以接受50~60Hz的输入和49.152Meg的输出。  

    我已经找到了许多适用于MHz时钟输入，MHz时钟输出的PLL解决方案，但仍在寻找适用于50~60Hz时钟输入到~50MHz的解决方案。时钟输出。  无需可编程。  谢谢。