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[参考译文] LMK0.4828万-EP：LMK0.4828万

admin
Guru**** 2988540 points

Other Parts Discussed in Thread: ADC32RF45

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/657062/lmk04828-ep-lmk04828

部件号：LMK0.4828万-EP
在Thread：LMK0.4828万， ADC32RF45中讨论的其他部件

您好，

我正在使用LMK0.4828万为ADC32RF45生成采样时钟和随附的sysref信号。 采样时钟为3GHz。 IAM使用DCLKout4-SDCLKout5对，分别用于3GHz的设备clk和频率2.3.4375万 MHz的sysref。 我想知道DCLKout4和SDCLKout5之间是否有任何偏差需要考虑。另一个问题是，在LMK0.4828万的数据表中，tsjesd204b =-80ps指的是什么。 感谢您提前提供的有用意见。

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    TI__Guru**** 2988540 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，EG：

    对于DCLKout4-SDCLKout5对之间的歪斜，您可以查看任意对相同格式行的|Tskew|规范。 该规范描述了两个输出之间的偏差将小于50ps的典型情况。

    对于根据电气规格行中的条件(此数字因条件而异)描述发送至设备时钟边缘的SYSREF信号的开始设置时间的ts[JESD204B]。 如果您转至描述SYSREF与设备时钟对齐的9.3 4部分，它将告诉您如何将其调整为系统所需的SYSREF与设备时钟之间的差异。

    此致，

    Brian Wang
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    TI__Guru**** 2988540 points
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    您好，Brian，

    非常感谢您的快速响应。 我有两点仍然不清楚。 如果您也能清楚地说明这些要点，我将不胜感激。

    首先，在数据表中显示fclk=MHz的偏移245.76 ，而我的操作频率是3GHz，因此，我是否得到了不同于25ps的偏移？ 这是否意味着SDCLKoutY相对于同一对的DCLKoutX总是延迟最多25 ps？

    要明确的第二点与ts[JESD204B]有关。 这是否意味着sysref总是将设备clk引导80 ps？ 另外，在9.3 4部分中，“在SYSREF之前，最多可以对SYSREF进行20个VCO周期的数字调整”行的含义是什么？

    再次感谢Brian，

    Erdal

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    TI__Guru**** 2988540 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    我仍在等待答复。 如果您能提供帮助，我将不胜感激。
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    TI__Guru**** 2988540 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    例如，

    对于第一部分，偏移差异来自每个时钟的路径稍有不同，因此传播时间也不同。 即使在不同的信号频率下，这些信号也会被此机制以相同的方式延迟，因此相同的规范适用于245.76MHz或3GHz频率。 对于最长的线对，其特征为25ps，因此可以说其他线对应小于此时间。

    预计sysref将始终以80ps的值引导设备。 这种描述实际上有一个我们刚刚发现的打字错误。 它是20个半VCO周期。 例如，在3GHz信号上升边缘之前，sysref的起始值为80ps，此时您有一个3GHz信号，333.3ps周期。 如果您希望sysref相对于您的3GHz信号位于不同的位置，您可以执行数字步进(166.7ps)并调整此值，使其在相同的3GHz信号上升边缘之后现在为86.7ps。 这可以做20次。

    此致，
    Brian Wang
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    TI__Guru**** 2988540 points
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    谢谢Brian，帮了我们很多。