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[参考译文] LMK0.4828万：PLL相位模糊性

admin
Guru**** 2589280 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1096528/lmk04828-pll-phase-ambiguity

部件号：LMK0.4828万

您好，

我想知道，在发生不稳定事件或PLL设备意外重置/断电时，包含PLL的芯片是否具有任何形式的相位状态/模糊校正，或者是否存在特定的推荐组件来解决同步敏感系统中的此相位状态偏差。 对于任何可能避免这种模糊的参考/技术也将非常感谢。

 

谢谢！

Thomas

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    TI__Guru**** 2589280 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，Thomas：

    LMK0.4828万可在单PLL和双PLL模式下操作，具有0延迟选项，其中输出 将与CLKIN / OSCin输入相位对齐/确定。

    以下是 有关 0延迟模式多时钟同步的应用说明，可用于输入和输出之间的相位校准。

    谢谢！

    此致，

    Ajeet Pal