请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
部件号:CDCE949 我们使用CDCE949和外部20 MHz晶体,因此CDCE949用作带级联PLL的晶体缓冲器,以提供所需的时钟(例如 25 MHz,33 MHz等)。 根据数据表,未指定启动时间的最长时间。 根据第10.2.2.3节和图18,如果假设负载为8 pF的27 MHz晶体,则典型启动时间为250US + 10us PLL锁定时间。 我们可以预期的最大启动时间是什么? 作为启动时间,我将定义在电源轨固定后提供编程输出时钟的延迟。 如果我们的水平低于1 - 2毫秒,一切都正常,但信息缺失。 提前感谢。
此致,
Andreas N.