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器件型号：CDCE949 大家好、我们将 CDCE949用于 以下配置。 器件连接了20MHz 外部晶体、因此使用晶体振荡器。 VDD 为1.8V (+/-5%)、VDDOUT 为3.3V (+/-5%)。 输出编程如下：
Y1：40MHz、Y2：33MHz、Y3：25MHz、Y4-5未使用、Y6：20MHz、 Y7：20MHz、Y8、Y9：12.286MHz (每个输出)。 这意味着使用 PLL1、3和4 (PLL2未使用)。 关键时钟是 Y3上25MHz 和25MHz 的时钟。
在输出 Y3 (25MHz)上、我们可以预期的最大抖动(p-p)是多少？ 根据数据表、如果4个 PLL 在 Vddout=3.3V 时切换、则最大抖动为180ps。 如果只有一个 PLL 在切换(Y2、Y3输出被使用)、那么抖动最大值为100ps。 为什么抖动取决于所使用的 PLL 数量？ 这是由器件内部串扰引起的吗？
提前感谢！
此致 Andreas N.
